基本要求：
1. 利用logisim自带的元器件：各种逻辑门（Gate）、触发器（Flip-Flop）、7段数码管（7-Segment Display）等实现显示时、分、秒的数字钟。
2. 两位数码管显示小时并满24进位，两位显示分钟和两位显示秒钟的数码管满60进位。
3. 制作子电路芯片实现7490/74390（计数/分频）、4511/7448（7段数码管译码）的功能。不可以使用logisim自带工具：计数器（Counter）和十六进制显示器（Hex Digit Display）。
4. 方波信号使用Clock工具产生，自行设置电路时钟频率和分频电路，使计时贴近真实时间。
2021-04-25 14:02:54
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给出了一种奇数分频电路设计方法，采用verilog HDL描述。修改代码中参数可以进行任意奇数分频，包含了设计文档和源代码。
2021-04-25 10:18:33
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采用Multisim仿真对高频小信号进行放大、整形、分频，最后单片机可以直接测量频率。电路的频率能达到1Hz-100M，最小幅值为10mV。
2021-04-23 17:56:43
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非常经典的一款分频程序，绝对实用
功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。
其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)
若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。
若分频系数为偶数，则输出时钟占空比为50%；
若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分
频系数（当输入为50%时，输出也是50%）。
2021-04-16 15:29:42
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