基于51单片机软核的数字频率计设计.pdf

①能够测试10Hz~10MHz方波信号； ②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出； ③系统有复位键； ④采用分层次分模块的方法，用Verilog HDL进行设计

这是一份基于FPGA的数字频率计的设计，用到了verilog 语言，通过检测波形的高低电平来计算出该波形的频率大小并显示在数码管上。

EDA课程设计 课题1：数字钟设计 设计要求： 1. 具有时、分、秒，计数及数码管显示功能，以 24 小时循环计时。 2. 具有清零，调节小时、分钟功能

基于Quartus II 6.1 (32-Bit)设计VHDL语言数字频率计综合设计（结合数码管显示）

整套的EDA课程设计数字频率计设计，物有所值

数字频率计的详细制作，相关人员可以借鉴借鉴。

数字频率计mulitisim+文档（8000+字） 1.3 本设计概述 基于Multisim的数字频率计的设计，按要求测量的是正弦波信号，并且有2个频率档位，测量范围是10MHz。在本设计中，可以测量正弦波信号及三角波信号，和方波信号。设计中有四个档位，分别为1Hz档或1s档、10Hz档或100ms档、100Hz档或10ms档、1KHz档或1ms档，可测范围0Hz至10MHz。 数字频率计主要由四部分组成：时基电路、控制电路、放大整形电路以及计数、译码、显示电路。 放大整形电路：对被测信号进行预处理，放大并由施密特触发器进行转换成脉冲信号。 时基电路：由定时器555构成的多谐振荡器产生1KHz的时钟信号。 控制电路：可以进行调档，由十进制计数器构成调档子电路，控制触发是由SN74123N构成的单稳态触发器及JK触发器74LS76N构成的T触发器（即闸门电路，产生闸门信号）组成，产生时钟信号控制锁存电路。 计数显示电路：采用十进制计数器（74LS160N）连接成为4位十进制计数器，计数范围为0至9999，将计数形成的BCD码（频率值的大小）进行译码，并在数码管中显示出来。 被测周期信号在电路中经过放大、整形操作之后形成特定周期的窄脉冲，送到闸门电路一个输入端。闸门的另外一个输入端为时基电路产生的闸门脉冲。在闸门脉冲开启闸门的期间，特定周期的窄脉冲才能通过闸门，从而进入计数器进行计数，显示电路通过计数器的值来显示被测信号的频率，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。 整体框图如下：

数字频率计(带量程显示)电路multisim14仿真源文件，multisim14及以上版本可正常仿真

数字频率计（EDA课程设计）简易数字频率计课程设计 数字频率计 EDA课程设计用的 和开发箱结合用的