摘 要：线性变换移位寄存器由Tsaban和Vishne提出，是一个面向字的移位寄存器，每次输出一个字节。研究了由TSR所生成的序列的基本性质，并且给出了一个新的准则来判定一个线性变换移位寄存器系统的特征多项式是否不可约。利用这个准则，不需要在扩域上做运算来判定一个线性变换移位寄存器系统的特征多项式是否不可约。

STA分析是基于同步电路设计模型的，在数据输入端，假设外部也是同时钟的寄存器的输出并且经过若干组合逻辑进入本级，而输出也被认为是驱动后一级的同时钟的寄存器。在不设置约束的情况下，纯组合逻辑的输入-》输出不得超过一个T，否则也会被认为是TImingviolaTIon.   1.TImingpath TImingpath就是时间线。Timing就是从起始位置的时间点到终点位置的时间点之间的时间长度。Path是指跟位置相关，即时间起始或终点的位置。Timingpath就是某位置的某一时间点到另一位置的某个时间点。对于DFF来说，上升沿类似于一瞬间的脉冲，只有在这短短的一瞬间，数据才允许通过。对于DFF来说，有两个输入点：数据D和时钟CK，有一个输出点：数据Q。由于是时间比较，所以对于D和CK一定要有一个共同的起始时间点，如下图中的A点出现clk上升沿的时刻。如下图，假设我们分析DFF2的数据和时钟到达的时间。二者共同的出发点是A的上升沿，因为A位于时钟通路上，FF1的时钟经过A点到达FF1-C点，在FF1-C上升沿打开FF1，然后数据才能从FF1-Q输出，进而传递到FF2-D。在A点，FF2的时钟沿经过clocktree，达到FF2-C点。所以数据走过的路程是：   Datapath：A-》clk_tree_buf1-》FF1-C-》FF1-Q-》Comb_logic-》B   而对于FF2来说只要满足下个周期的上升沿能够采样即可，所以时钟到达FF2-C的路径是：   Clkpath：A-》clk_tree_buf2-》C.

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18.6 寄存器描述 322/754 关于在寄存器描述里面所用到的缩写，详见第1.1节。 可以用半字(16位)或字(32位)的方式操作这些外设寄存器。 18.6.1 控制寄存器(WWDG_CR) 地址偏移量：0x00 复位值：0x7F 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 WDGA T6 T5 T4 T3 T2 T1 T0 rs rw rw rw rw rw rw rw 保留 保留 位31:8 保留。 WDGA: 激活位 (Activation bit) 位7 此位由软件置’1’，但仅能由硬件在复位后清’0’。当WDGA=1时，看门狗可以产生复位。 0：禁止看门狗 1：启用看门狗 T[6:0]: 7位计数器(MSB至LSB) (7-bit counter) 位6:0 这些位用来存储看门狗的计数器值。每(4096x2WDGTB)个PCLK1周期减1。当计数器值从40h变 为3Fh时(T6变成0)，产生看门狗复位。 18.6.2 配置寄存器(WWDG_CFR) 地址偏移量：0x04 复位值：0x7F 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 EWI WDG TB1 WDG TB0 W6 W5 W4 W3 W2 W1 W0 rs rw rw rw rw rw rw rw rw rw 保留 保留 位31:8 保留。 EWI: 提前唤醒中断 (Early wakeup interrupt) 位9 此位若置’1’，则当计数器值达到40h，即产生中断。 此中断只能由硬件在复位后清除。 WDGTB[1:0]: 时基 (Timer base) 位8:7 预分频器的时基可以设置如下： 00: CK计时器时钟(PCLK1除以4096)除以1 01: CK计时器时钟(PCLK1除以4096)除以2 10: CK计时器时钟(PCLK1除以4096)除以4 11: CK计时器时钟(PCLK1除以4096)除以8 W[6:0]: 7位窗口值 (7-bit window value) 位6:0 这些位包含了用来与递减计数器进行比较用的窗口值。 参照2009年12月 RM0008 Reference Manual 英文第10版 本译文仅供参考，如有翻译错误，请以英文原稿为准。请读者随时注意在ST网站下载更新版本

教你怎么使用multisim做数电的仿真实验，mlitisim7,multisim8,multisim10都适用。