VERILOG入门实验一 利用BLOCK_ROM IP核完成DDS正弦信号发生器，FPGA入门必学实验！

调用PLL元件为作分频模块、定制LMP_COUNTER及LMP_ROM分别作为地址发生器和正弦数据表存储器，从而构成整个正弦信号发生器。结合UP-SOPC1000实验系统，通过QuartusII软件对其进行仿真和硬件测试

dds正弦信号发生器dds正弦信号发生器基于VHDL居于VHDL

quartus ii verilog hdl 正弦信号发生器 附生成mif文件的cpp源码

Keithley2400测试软件，I-V、VIR-t，方波、脉冲、阶梯、正弦信号

画正弦信号的时域波形和频谱，以及计算白噪声的自相关函数时域波形及频谱

正弦信号的跟踪控制仿真-，由matlab和simulink仿真实现的程序

1、这是我们竞赛时的第二个实验，要求是制作一个DDS信号发生器。 2、我在网上找了很多的资料，现在也一并共享吧。有南京理工大学的一个与这 个实验相近的一个讲解，我觉得这个给我的帮忙是很大的。另外一个对我帮 忙很大的一个文档是NH文件---基于FPGA的DDS信号源的设计。这两个文件由 于与我的实验课题是一样的，所以参考价值很大，几乎我的设计思想由这两 个文件左右的 3、我先讲解一下我在这个实验中遇到的问题，如果有遇到相类似问题的朋友， 希望可以对你有所帮助。首先是ROM的定制问题，就是正弦函数查找表的设计 ，可以用两种方法。一种是用MATLAB，一种用excil，为了方便我把这两个文 件一起放在这里了。（一个是makedata,用MATLAB打开就可以了，另外一个就 是“rom--数据.xcl”文件，里面的设置可能不同，能看得懂本质是一样的， 两 者弄出来的数据是不同的，因为我在制作中修改了许多次的缘故。 4.最后，我把输出是16进制的整个文件作为参考一并放在这个文件夹里就是“dds_16_show—-作为参考”这个文件夹。（考虑 到FPGA里的显示管有限的缘故，因为如果用10进制的，要6个数码管，而用16 进制的就只用5个就OＫ了）