multisim课程仿真设计，数字时钟电路原理图及分析

使用verilog写的数字时钟程序，可调时间设置，闹钟。

自述文件 要运行 myClock 数字时钟程序： 运行 myClock.py 文件。 测试：Python 3.3+ (Anaconda Python 3.4) Windows XP 和 Win7 特征 此软件包中的数字时钟列出日期，包含背景图像，以 12 小时或 24 小时格式显示时间，允许用户通过按钮小部件选择时间格式，将用户选择的时间格式保存到文件中，并使用此文件中用于在初始启动时格式化时钟的设置。 作者 作者：Darcy Myers 日期：2014 年 12 月

用vhdl语言编写的数字时钟，能调整时间，能定时间，还能设定闹钟，自己写的，绝对能用

multisim10、multisim12等以上仿真电子时钟

基于FPGA的数字时钟设计,verilog HDL语言

基于VerilogHDL语言写的一个简易数字计数器，可以实现计数功能，每一分钟的最后五秒鸣响和重新置数功能

基于VHDL的数字计时器的设计，可以分别计时计秒计分的时钟计数器

一个简易数字时钟，由两个六十进制和一个二十四进制组成

Windows屏保(息屏显示)-数字时钟