Verilog 语言描写的数字时钟 多功能

定时器设计 基本要求： 最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。   在完成基本要求的基础上，可进一步增加功能、提高性能。   计时器已有数千年历史，从远古的日晷和漏壶到现在的时钟和秒表，计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。   本设计采用可编程芯片和VerilogHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性明显提高。   由于可编程芯片的频率精度可达到50MHz，因而计时精度很高。最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。在完成基本要求的基础上，可进一步增加功能、提高性能。   系统需要完成的主要功能是分频、校时、复位、计时、显示，将其分别实现。定时器的核心器件为EP2C35F672C6芯片，显示采用6个7段数码管，采用共阳接法。

Quartus程序 使用VERILOG HDL进行逻辑设计，有原程序，测试程序。 EP4CE6E10F17C8

高清英文版本 《Writing Testbenches, Functional Verification of HDL Models》 by Janick Bergeron 本书主要以HDL（verilog/vhdl）为例，详细讲述了在IC design flow中Verification 以及Test的设计思想、方法和技巧，涵概了测试的各个方面，是目前进行IC设计的同仁们最为推荐的一本宝典！！

本书配套光盘中提供了书中示例的工程文件、设计源文件和说明文件，示例按照章节编 号和出现的先后顺序排列，例如"Example-2-1 "表示第2 章中的第1 个示例。 工程示例文件夹中包含该工程的项目文件、源文件、报告文件和生成结果等文件。 对于一些相对复杂的示例，说明文件中给出了示例的详细信息和操作指南，而对于一些 简单的实例，则只给出了源代码。

用于美化 VHDL 和 Verilog 文件的脚本 依赖关系 您的路径中需要一个比 0.22 新的 emacs 版本 - 我只用 GNU Emacs 23.3.1 进行过测试 用法 ./verliog-pretty < ugly> pretty-verilog.v ./vhdl-pretty < ugly> pretty-vhdl.vhd 这个怎么运作 脚本启动 Emacs，加载正确的“文件模式”并调用该模式的重新格式化命令。 该存储库包括以下用于格式化 VHDL/Verilog 的“Emacs 模式”。 Emacs VHDL 模式 -- Mac 的 Verilog 模式 -- ||

Verilog HDL 数字设计与综合（第二版）[夏宇闻等译]是学习Verilog 语言最好的教材之一。

数字系统设计与Verilog_HDL（第4版）[王金明][电子教案]

FPGA基于Verilog语言的普通数字时钟计数器代码

Verilog HDL编写的FPGA LCD1602液晶显示代码