EPM240 CPLD开发板Verilog HDL设计SRAM读写Quartus 13.1工程密码+设计说明文档。SRAM 芯片时序操作大同小异，在这里总结一些它们共性的东西，也提一些用 Verilog
简单的快速操作 SRAM 的技巧。
这里就以本实验使用的 IS62LV256-70U 为例进行说明。其管脚定义如表 5.18 所示。
表 5.18 SRAM 管脚定义
序号 管脚 描述
1 A0-A14 地址输入。
2 CEn 芯片使能输入，低有效。
3 OEn 输出使能输入，低有效。
4 WEn 写使能输入，低有效。
5 I/O0-I/O7 数据输入/输出。
6 VCC 电源。
7 GND 数字地。
具体在硬件连接的时候，其实很多人喜欢直接把输出使能信号 OEn 和片选信号 CEn 接
地，这样一来不仅节省了处理器和 SRAM 连接的管脚数，而且在读写 SRAM 的时候其实只要
对写使能信号 WEn 操作就可以了，简化了代码部分。本设计的硬件原理图如图 5.23 所示。
图 5.23 SRAM 接口
因为在硬件上已经把 CEn 和 OEn 拉低了，所以在不进行写 SRAM 的时候，实际上 SRAM
的数据总线上的值是对应地址总线的数据。为了避免误操作，可以把地址总线置高阻态，如
果不去操作数据总线（最好不是复用的数据总线）也无大碍。因为这样简化了设计。对于
SRAM 的操作时序，只要关心地址总线、数据总线和写使能 WEn 信号。读写时序分别如图
5.24 和图 5.25 所示。
2021-03-31 16:08:05
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ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。
module ram_rw(
input clk , //时钟信号
input rst_n , //复位信号，低电平有效
output ram_wr_en , //ram写使能
output ram_rd_en , //ram读使能
output reg [4:0] ram_addr , //ram读写地址
output reg [7:0] ram_wr_data, //ram写数据
input [7:0] ram_rd_data //ram读数据
);
//reg define
reg [5:0] rw_cnt ; //读写控制计数器
//*****************************************************
//** main code
//*****************************************************
//rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平
assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0;
//读写控制计数器,计数器范围0~63
always @(posedge clk or negedge rst_n) begin
if(rst_n == 1'b0)
rw_cnt <= 6'd0;
else if(rw_cnt == 6'd63)
rw_cnt <= 6'd0;
else
rw_cnt <= rw_cnt + 6'd1;
end
//读写控制器计数范围：0~31 产生ram写使能信号和写数据信号
always @(posedge clk or negedge rst_n) begin
if(rst_n == 1'b0)
ram_wr_data = 6'd0 && rw_cnt <= 6'd31)
ram_wr_data <= ram_wr_data + 8'd1;
else
ram_wr_data <= 8'd0;
end
//读写地址信号 范围:0~31
always @(posedge clk or negedge rst_n) begin
if(rst_n == 1'b0)
ram_addr <= 5'd0;
else if(ram_addr == 5'd31)
ram_addr <= 5'd0;
else
ram_addr <= ram_addr + 1'b1;
end
endmodule
2021-03-14 22:05:21
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这是一个非常好的xilinx_SRAM介绍的文档，里面介绍了双通道SRAM中需要避免哪些冲突。很不错
2021-03-12 11:53:29
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