基于FPGA的数字电子时钟，采用verilog语言编写，引脚已经设置好，直接运行上传即可使用。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。
1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）；
2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位；
3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音；
4、通过按键设置闹钟功能，且自动停闹和手动操作停闹；
5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。
2023-02-14 19:42:52
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NetFPGA-1G-CML： Kintex-7 FPGA开发板 用户手册.pdf
2023-02-14 19:22:15
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1. 项目内容概括：利用 PS/2 键盘、音响和 Nexys4 开发板完成一架电子琴的设
2. 键位设置：采用 3 组全音阶，即加入半音，模拟电子琴的黑白键
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2023-02-13 11:33:26
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软件：quartus2+keil，硬件：JTAG/SW，usb转ttl，fpga下载线，10M50DAF484C7G — fpga max10系列
1.fpga硬件设计
1.1 debug可能出现的问题
1.2 pin脚连接
1.3 tcl文件
1.4 soc电路设计下载到fpga
2.软件调试
如想下载，可以参考我的博客使用https://blog.csdn.net/qq_43029779/article/details/124729198?spm=1001.2014.3001.5501
2023-01-22 13:10:15
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A律13折线编解码器Verilog实现，带有testbeench，可以直接添加文件并在modelSim软件上仿真。
其中文件g711_decoder.sv是解码器
文件g711_encoder.sv是编码器
文件tb_g711_encoder_decoder_test.v是testbeench。运行后可以看到如封面的效果。
2023-01-07 21:23:55
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根据课本第4章的内容自行设计实现方案。实验8中，因为RAM的数据输入和数据输出是不同的端口，设计时不用隔离器件。要利用2-4译码器74139.选择五个不连续的存
2022-12-27 22:57:01
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DE2-115 FPGA开发系统使用说明书和实验指导书，系统使用说明书是中文版，实验指导书是英文版，实验指导书的翻译在上传的另一个文件里https://download.csdn.net/download/weixin_42596755/12367479
2022-12-02 23:53:20
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