可以产生最基本的三角波，正弦波，方波信号，比较简单

高速可复用SPI总线的设计，非常详尽，内容包括SPI总线的基础知识介绍，SPI的verilog实现以及仿真验证。本文的创新点在于,将shift寄存器不区分接收与发送,并且 将shift与transmit合并,直接实现串行输入输出与并行输入数据的功能，节省了一半的硬件资源。进阶版的SPI设计参考资料，分享给大家。

利用两个RAM设计一个乒乓RAM (仿真或硬件验证都可以）（航工大版）

硬件描述语言(HDL)类似于计算机高级程序设计语言(如C语言等),它是一种以文本形式来描述数字系统硬件结构和功能的语言,用它语言可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为)。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理,计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合。

硬件描述语言(HDL)类似于计算机高级程序设计语言(如C语言等),它是一种以文本形式来描述数字系统硬件结构和功能的语言,用它语言可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能(即行为)。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理,计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合。

用于Xilinx:registered:FPGA板的HDL Coder:trade_mark:支持包使FPGA统包式工作流程能够对受支持的Xilinx FPGA进行编程。 FPGA统包式工作流程可帮助您将算法I / O映射到板载接口，生成HDL代码并合成所生成的代码。 HDL Coder还提供与XilinxVivado:registered:或Xilinx ISE的集成，以将生成的代码合成为比特流，您可以将其直接下载到Xilinx FPGA开发板上。 该支持包对R2013b及更高版本有效。

verilog的16位乘法器，面向初学者。

该模块为具有 1k 像素和 2 抽头的 DALSA Spyder 3 相机（型号 S3-20-01k40）提供 Camera Link 像素流解码。 它旨在使用 HDL Coder 生成代码，并在 Artix 7 FPGA 上使用 Xilinx Vivado 进行了测试。 该块以一个行周期的延迟输出相机行。 这是因为像素没有按顺序到达并且必须被缓冲。 line_valid 输出上的高电平表示有效行数据。

编写测试平台—HDL模型的功能验证(第二版）是一本不可多得的关于编写测试平台思想的好书，是业绩为数不得的测试平台编写方法论的书。

4位定点除法器EDA+verilog+HDL+源代码.rar