占空比1：4的5分频奇数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module f_14(clk_50M,f_14);
input clk_50M; //输入时钟,50M,20ns
output f_14; //输出5分频，占空比为1:4
reg f_14; //分频寄存器
reg[2:0] cnt; //计数寄存器
always@(posedge clk_50M) //在每个时钟的上升沿触发
begin
if(cnt==3'b100) //当cnt为4的时候，执行以下程序
begin
f_14<=1'b1; //f_14置1
cnt<=3'b0; //cnt清0
end
else
begin
cnt<=cnt+3'b1; //cnt自加1
f_14<=1'b0; //f_14置0
2021-08-23 13:06:55
250KB
VHDL Quartus 四分频器源代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
----------------------------------------------
ENTITY clk_div IS
PORT(
clk: IN STD_LOGIC;--时钟输入
clk_div2: OUT STD_LOGIC;
clk_div4: OUT STD_LOGIC;
clk_div8: OUT STD_LOGIC;
clk_div16: OUT STD_LOGIC
);
END ENTITY clk_div;
---------------------------------------------------
ARCHITECTURE rtl OF clk_div IS
2021-08-21 09:38:03
162KB
基于FPGA的分频器设计
1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
全部打包上传，很好的学习资料。
2021-08-06 12:50:48
1.13MB
1
单片机频率计 系统采用单片机+分频模块+整形模块+lcd1602液晶显示+按键设计而成。
频率的测量范围为1Hz—20MHz能测量各种周期信号，能测出正弦波、三角波或方波等波形的频率。通过LCD1602液晶显示屏显示检测到的即时频率数值(最多8位数，单位为Hz)。
2021-07-12 19:04:11
10.7MB