占空比1：4的5分频奇数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件.zip
占空比1：4的5分频奇数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module f_14(clk_50M,f_14);
input clk_50M; //输入时钟,50M,20ns
output f_14; //输出5分频，占空比为1:4
reg f_14; //分频寄存器
reg[2:0] cnt; //计数寄存器
always@(posedge clk_50M) //在每个时钟的上升沿触发
begin
if(cnt==3'b100) //当cnt为4的时候，执行以下程序
begin
f_14<=1'b1; //f_14置1
cnt<=3'b0; //cnt清0
end
else
begin
cnt<=cnt+3'b1; //cnt自加1
f_14<=1'b0; //f_14置0
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