第四章实验报告 加法器-四川大学数字逻辑高分实验报告.doc 自己做的，分数很高，保证每个实验点都做的很完善

南京理工大学紫金学院，计算机组成原理实验报告——加法器实验操作

学习Verilog HDL模块设计入门，研究全加器、无符号二进制数加法器、减法器、定点二进制数的补码加减法运算器的结构与功能，并配以Verilog HDL语法笔记

自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！

四位二进制转BCD码.ms14

32位浮点数加法器基于system verilog，可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和“非数字(NaN)”。本文件带测试代码

有测试文件，代码准确无错。单级先行进位加法器又名局部先行进位加法器（Partial Carry Lookahead Adder）。实现全先行进位加法器的成本太高，一般通过连接一些4或8位的先行进位加法器，形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器，构成32位单级先行进位加法器。

最大优势之一就是采用移 相变压器，实现输入多重化，使其减小输入谐波。移 相变压器具有三个功能：①实现一次侧、二次侧线 电压的相位偏移，以消除谐波。②变换得到需要的 二次侧电压。③实现整流器与电网间的电气隔离。 本文中笔者对移相变压器的移相技术、多重化整流 技术及谐波分析

什么是移相器不和谐社区？ 只是一群喜欢尝试游戏开发的人。 大多数情况下，我们都在研究项目。 ，我们很友好！ :grinning_face_with_smiling_eyes: 社区规则已在我们。 如何开始使用 GameDev / Phaser？ 简短的版本是：构建东西，阅读东西，提出问题。 我们还在常见问题中提供了。 常问问题 我们开始了！ 它就在这个文件旁边： 。 阅读它，提出请求请求，很棒。 社区回购 问“为什么不和谐社区需要代码存储库？”似乎是合理的。 在某种程度上，我们在有一个答案。 一般来说，尽管我们的团队有很多精力和才华。 我们互相教了很多东西，帮助人们完成 Phaser 的第一步是很棒的……但是拥有一组我们可以参考并随着时间的推移构建的示例和教程会很棒。 而且，我的意思是，如果我们要为他们付出那么多努力，为什么要把他们关在 Discord 中？

用proteus仿真软件，LM358运算放大器同向加法器仿真。