搜索【verilog/hdl】的结果

verilog hdl大量实例

包含大量源代码，主要是一些基础的逻辑模块，还用一些常用的工程源文件。

2022-04-06 23:13:56 168KB verilog常用源代码

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设计与验证：Verilog HDL.rar

设计与验证：Verilog_HDL.pdf + 光盘Examples

2022-04-06 20:23:33 13.95MB Verilog 设计与验证

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AD73360驱动源代码（Verilog版）

AD73360 AD转换模块驱动源代码。适用于ISE14.7开发环境。Verilog HDL硬件描述语言

2022-04-06 11:21:21 4KB Verilog HDL语音

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verilog HDL 各种学习资料。

2022-04-06 03:00:20 48.68MB 学习 fpga开发

通信与网络中的Verilog HDL 中三种建模方式

3.3 三种建模方式在HDL的建模中，主要有结构化描述方式、数据流描述方式和行为描述方式，下面分别举例说明三者之间的区别。 3.3.1 结构化描述方式结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念称为例化），并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL 的内置门如与门and ，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次结构。例[1]：一位全加器图4 一位全加器的结构图代码： module FA_struct (A, B, Cin, Sum, Count); input A; input B; inp

2022-04-05 22:26:36 65KB 通信与网络中的Verilog HDL 中三种建模方式 通信与网络

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基于verilog hdl通信系统设计

verilog hdl 与通信系统基础知识相结合

2022-04-02 19:51:36 1.74MB 通信，verilog hdl

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用Verilog HDL 设计的MIPS32位CPU

这是一个学生用Verilog HDL设计的一个完整的MIPS CPU，结构清晰，设计思想非常专业，具有较高的学习参考价值。

2022-03-31 15:54:16 1.79MB Verilog MIPS

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基于FPGA的双口RAM实现及应用

为了在高速采集时不丢失数据，在数据采集系统和CPU之间设置一个数据暂存区。介绍双口RAM的存储原理及其在数字系统中的应用。采用FPGA技术构造双口RAM，实现高速信号采集系统中的海量数据存储和时钟匹配。功能仿真验证该设计的正确性，该设计能减小电路设计的复杂性，增强设计的灵活性和资源的可配置性能，降低设计成本，缩短开发周期。

2022-03-28 10:34:54 711KB 双口RAM；FPGA；数据采集；仿真；Verilog HDL

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一种基于移位寄存器的CAM的Verilog HDL实现

摘要：一种利用VerilogHDL设计CAM的方案，该方案以移位寄存器为核心，所实现的CAM具有可重新配置改变字长、易于扩展、匹配查找速度等特点，并在网络协处理器仿真中得到了应用。关键词：CAM移位寄存器VerilogHDLCAM（ContentAddressableMemory，内容可寻址存储器）是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较，迅速判断出输入数据是否与CAM中的存储数据项相匹配，并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。本文介绍一种用VerilogHDL设计CAM的方案。该方案以移位寄

2022-03-25 14:12:58 144KB 一种基于移位寄存器的CAM的Verilog HDL实现 CAM 移位寄存器 Verilog HDL 开发板 电子技术 ARM开发板

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Verilog HDL高级数字设计_[美 M D.Ciletti著

2022-03-23 19:36:37 132.38MB Verilo

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