Matlab代码生成fpga HLS_designs 使用HLS进行Cholesky,LU和QR分解的脉动阵列实现 开始吧 环境 Ubuntu 16.04.5 LTS Xilinx Vivado HLS v2017.4 Matlab R2017a 目录树 在每个设计文件夹中,这是: |-- Design_Folder/ |- common/ |- model4x4/ |- template/ common/文件夹包含为不同设计共享的脚本文件。 文件夹model4x4/提供了4x4实现的示例,并在代码旁边提供了详细的注释。 文件夹template/包含用于生成代码的模板cpp文件。 要了解每种设计,请转到model4x4/并查看design_name.cpp的注释,并在必要时参考以下所示的插图design_name.cpp 运行 对于每种设计, 转到common/ 。 找到algorithm_name.cfg.xml ,根据您的矩阵大小MxN对其进行修改。 请根据BIT = ceiling(log2(SIZE))手动修改参数BIT 。 运行runit.csh 。 它将生成一个内部设计为M
2021-09-16 09:59:47 4.38MB 系统开源
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FPGA上的可扩展矩阵矩阵乘法 该存储库包括用于Xilinx FPGA的矩阵矩阵乘法(A * B = C)的纯Vivado HLS实现,使用Xilinx Vitis / SDx / SDAccel实例化内存和PCIe控制器并与主机接口。 在上进行的实验实现了一半,单精度和双精度的462 GFLOP / s,301 GFLOP / s和132 GFLOP / s,其中跨越三个SLR的路由是主要瓶颈,阻止了进一步扩展。 该代码不是特定于设备的,可以为Xilinx OpenCL运行时支持的任何Xilinx FPGA进行配置。 内核也已验证可在TUL KU115和Alveo U250板上执行,结果相似。 该实现使用脉动阵列方法,其中线性连接的处理元素计算对输出矩阵图块的外部乘积的不同贡献。 在 [1]中介绍了用于实现该内核的方法。 有关我们应用的优化技术的一般说明,请参阅有关的文章[2]。
2021-09-16 09:28:32 46KB fpga hls high-level-synthesis vivado-hls
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uniapp npm引入Dplayer与hls解析播放m3u8格式视频
2021-09-08 14:09:32 139.81MB uniapp Dplayer hls m3u8
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java实现rtsp/rtmp转m3u8/flv/hls/mp4等实现web直播和回放,对海康/大华等硬盘录像兼容,也可以直接对接摄像头
2021-09-07 16:57:15 120.67MB ffmpeg rtsp/rtmp m3u8 海康/大华
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HLS流 一个将RTSP转换为HLS并将其通过ExpressJS传输到React前端的示例项目。 安装 后端 cd backend npm install 前端 cd frontend npm install 怎么跑 后端 node app.js 前端 npm start 确保有可以转换的东西。 将视频文件放入后端的“视频”文件夹中。 如果没有“视频”文件夹,请创建一个。 因此,“视频”文件夹应位于后端/视频中。 您的视频应位于backend / videos / video.mp4中 React Router用例 如果您使用的是React Router并且您的路由器基本名称不是'/'并且类似于 ,这就是您的工作。 客户端 axios . get ( "/main/video" ) . then ( res => { c
2021-09-07 15:30:47 201KB react express rtsp ffmpeg
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1.tensorflow 训练得到权重 2.Matlab 将权重处理为 testbench需要的位数 3.HLS搭建的网络 4.testbench仿真正确率(90%) 5.写这个只是为了和我一样的小白和在CSDN上下载资料少支出
2021-09-06 12:15:35 33.96MB HLS Tensorflow Matlab
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nginx-rtmp-ffmpeg集合 查看相关文章:http://javame.cnblogs.com 有问题加我
2021-09-05 11:38:59 50.85MB 视频hls rtsp rtmp
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使用HLS工具在FPGA上使用二进制权重和激活进行图像分类的CNN的培训和实现 这是博洛尼亚大学项目工作的资料库教授 在这项工作中,我首先学习了具有二进制权重和激活的二进制网络。 然后,我在MNIST数据集上训练了一个网络,使用小型网络(46万权重)实现了96%的准确性。 但是,该项目的核心是使用高级综合工具(Vivado HLS)在FPGA器件(Zynq)上实现二进制网络。 我实现了核心模块(卷积,密集,最大池,填充),优化资源,评估结果并讨论了时间和资源之间的取舍。 整个实现是流水线的,通过使用少于FPGA上可用资源的一半,就可以实现数千个图像/秒的吞吐量。 您可以在提供的幻灯片中找到其他信息。 参考 二进制网络参考文件:二进制 :我已经从该项目改编了我的培训代码 有关在FPGA上实现BNN的论文: 作者 博洛尼亚大学-2018年5月
2021-09-04 10:39:34 1019KB JupyterNotebook
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ckplayer播放插件
2021-09-02 16:18:50 3.37MB 播放插件
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