Micron_Memory_DDR2、DDR3全系列原理图库+封装库（AD格式）,原理图库封装库altium.

DDR SDRAM 参考设计VHDL写的，源文件，仿真文件，模型文件，说明文档都有

基于FPGA的ov7670 SDRAM实时VGA显示工程源码，包含IIC总线的7670的寄存器配置，以及SDRAM控制器，此外在加上灰度中值滤波算法的实现，欢迎下载

SDRAM原理及应用.pdf

关于SDRAM原理的文章，人个感觉很不错。DRAM 的逻辑 BANK 概念是针对内存颗粒内部的。大家都知道 DRAM 内部的存储单元是以阵列形式 排列的。如下图所示。行列地址总线分别经过行列地址译码器译码后分别指向一行和一列，行列重 叠的单元就是我们所寻找的存储单元，这就是内存芯片寻址的基本原理。对于内存颗粒来说，这个 阵列就是逻辑 Bank(Logical Bank，简称 L-Bank)。

JEDEC STANDARD DDR2 SDRAM Specification JESD79-2E

AX301_学习教程之例程篇 01.Quartus下LED流水灯实验 02.Quartus下按键实验 03.Quartus下PLL实验 04.串口收发实验 05.数码管扫描实验 06.按键消抖实验 07.PWM蜂鸣器实验 07.附加_蜂鸣器播放音乐实验 08.spi_flash实验 09.ds1302数码管显示RTC时间实验 10.I2C接口EEPROM实验 11.sd卡读写实验 12.vga测试实验 13.sdram读写测试实验 14.录音与播放例程 15.SD卡音乐播放例程 16.字符显示实验 17.SD卡读取BMP图片显示例程 18.OV5640摄像头显示例程 19.彩色视频图像转黑白例程 20.SOBEL边缘检测例程 21.AD9226波形显示例程 22.AD7606波形显示例程 23.ADDA测试例程

Lattice官方SDRAM核，经测试可用

本设计以对大量实时采集数据进行缓存为背景，硬件采用Micron公司的1GB SODIMM DDR3 和Kintex-7系列FPGA的片上FIFO，软件通过研究DDR3的基本工作原理编写用户接口模块，同时结合片上FIFO的控制模块完成异步FIFO缓存系统的设计，通过改变异步FIFO的读写时钟就可以实现数据的跨时钟域传输。该设计通过VivadoChipscope进行调试和检测，测试显示：基于DDR3 SDRAM的FIFO实现了最高480M的数据传输率，64~512位的总线宽度，容量最大为1 GB，说明该设计正确、可行，可以用来缓存高速采集系统所采集的数据。

说明1：本文件适用于检测stm32与FPGA以及SDRAM的硬件情况，是否存在焊接问题以及芯片问题，以及SDRAM的是否能正常使用。 说明2：硬件连接关系为stm32与FPGA通过并口连接，sdram连接FPGA。 说明3：本文件主要提供了用于检测的FPGA代码框架，包含具体的信号传输框图。