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本文基于对目前频率合成技术的横向比较，详细介绍了频率合成技术的历史、现状；介绍并分析了几种主要频率合成技术的基本原理，最后，介绍了频率合成技术数字化、集成化和软件化。本文对全面了解频率合成技术具有非常重要的实际应用价值。

PLL原理简介，从基本原理上讲解，比较基础

pll相关的珍藏课件，适合学习锁相环的新手。

通信系统中频率合成器是必不可少的部分，没有掌握锁相环，就没有理解通信系统

本节介绍基本的PLL（锁相环）操作，并介绍将在本书中使用的术语。 PLL以稳定的晶体参考频率XTAL开始，通过R计数器将其分频为较低的频率。 该分频被称为比较频率（Fcomp），并且是相位检测器的输入之一。 相位频率检测器在被N分频器分频之后输出具有与比较频率和输出频率之间的相位误差成比例的平均DC值的电流。 比例常数称为Kφ。 该常数结果是电荷泵可以提供或吸收的电流的大小。 虽然将该项除以2π在技术上是正确的，但它是不必要的，因为它被本书中所有方程的VCO增益的另一个因子2π抵消。 因此在技术上，Kφ的单位以mA /（2π弧度）表示。

主要描述了PLL的相噪特性，有比较详细的相噪图并加以分析。

第二章环路滤波器设计基础 2．1环路滤波器基本概念 环路滤波器的设计主要嗣绕选择合适的环路滤波器拓扑结构，环路滤波器阶数，相位裕度，环 路带宽确定上，一日．上述参数被确定，环路滤波器的零极点也确定了。从这些参数中，可以得到环 路滤波器的电路参数。本章1了主要讨论理解和设计环路滤波器的一些基本规则。 2．1．1相位裕度和环路带宽 PLL的相位裕度(也。)和PLL环路的稳定性直接相大，一般设定为450以上，而对于一般的系 统，仿真表明480可得剑较优化的锁定时间。更高的相位裕度可能降低环路的峰值相应从而增大锁 定时间。对丁．最小RMS相位噪卢的设计，500将是个比较盘，的相位裕度初始尝试点。例 环路带宽(C)是环路滤波器一个更重要的指标，选择较小的环路带宽会更好的抑制基准频率 馈通减小VCO调谐电压纹波和相位噪声，但会增大PLL锁定时间；相反，选择较大的环路带宽将 减小PLL锁定时间，但会增大纹波和相付噪声。通常设计中，环路带宽的选取戍充分满足PLL锁 定时间的要求，而在对锁定时间要求不苛刻的情况F，环路带宽设定在PLL模块相位噪声和VCO 相信噪声相等的频率点上来优化罄个环路的相位噪卢。 2．1．2环路滤波器阶数 I玺|2—1二阶无源滤波器 图2．1为一个基本的三阶无源环路滤波器的示意图，通常情况下我们多采用无源环路滤波器， 因为有源结构中的有源器什部分会带来额外的环路的噪声，同时使设计更复杂，成本增加等缺点。 但有源结构在一些情况下是必须_【lj剑的，最常见的就是PLL中电荷泵输出的晟大电压小于VCO调 谐电压的要求时，在PLL设计中采用高的VCO调谐电压可以带来更大的调谐范嗣或是换取更低的 VCO相位噪卢。涉及到环路滤波器阶数时，一般展基本的阶数为一阶滤波器，在此基础上以RC低 通滤波结构的形式增加额外的阶数可以较好的降低基准频率馈通带米的纹波。图2-1中R3羽I c3构 成了额外的低通滤波级。 2．1．3环路滤波器阻抗和开环增益 环路滤波器的阻抗定义为VCO的输入电压和电荷泵输出电流的比值。图1-1中结构的不同阶数 LPF阻抗以及相应的零极点表达方式如F： zfJ)： !±!：堡 (2．1) 、7 Ctot+s+(1+s+r1)4(1+sT3)+(1+s+T4) 表2-1不同阶数滤波器阻抗参数 I参数l!氅辩滤波器；；i” 三囔滤波簿。：￡朗阶滤浚器：’圈 I T1 I R2·C2·C1／Ctot R2+C2+C1／Ctot I R2+C2+C1／Ctot I l T2 I K2"C2 R2·C2 I R2"C2 l 3

Clock generators play a key role in designs today. In the pursuit of high-speed, many systems have adopted synchronous design styles. With this methodology comes the need for a variety of frequencies and many copies of the same clock. In most systems, these clocks need to be in phase with one another. If they are not, precious cycle time is lost. Skew between clocks becomes very important in keeping all of the devices operating at their peak rates. Specialized clock buffers have led the way in providing clean, accurate clock signals.

文档介绍了引言，1 ADF4193的特点和PLL工作原理，2分频器对PLL的指标影响，2.1相位噪声，2.2锁定时间，3 FPGA对ADF4193的配置过程，4 PLL指标的测量，4.1相噪的测量，4.2锁定时间的测量，5结束语