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山东省科技中介组织竞争力的评价指标体系研究
山东省科技中介组织竞争力的评价指标体系研究,刘广珠,王玉梅,山东省县级以上科技中介组织各类科技机构有1646家,科技中介组织竞争力的评价,需要建立一套科学、系统、可行的评价指标体系。本�
2023-12-12 18:32:28
253KB
首发论文
1
新媒体时代高校图书馆用户信息素养现状分析——基于华北科技学院安全工程领域学生的调查
在移动互联网技术和新媒体技术快速发展的时代,信息素养是高素质人才的必备素质,信息素养水平将影响人们的终身学习和工作。本研究通过问卷调查的方式,以华北科技学院安全工程学院各年级本科生为样本展开实证研究,调查了当前阶段大学生信息素养的现状,利用调研统计数据进行了相关的分析。并且针对在校大学生信息素养相对薄弱的问题,探讨了提高大学生信息素养水平的对策,为提升大学生的信息素养提供一定的参考。
2023-12-12 18:13:54
281KB
信息素养
高校学生
信息检索
1
国防科技大学高级计算机体系结构考试资料.rar
国防科技大学高级计算机体系结构考试资料.rar
2023-12-10 10:36:26
78.9MB
体系结构
1
“五优”矿井的设计与实施
开展"五优"(安全生产、质量标准化、安全高效、科技贡献和文明建设)矿井创建活动,既是贯彻落实国家"两型三化"矿井建设的一项重要举措,又是对质量标准化工作的延伸与提高。该篇以中平能化集团天安五矿为例,从积极推进企业信息化、精细化、数字化、本安化建设。通过"五优"矿井创建,提升了企业管理水平,改变了矿区面貌和职工生活环境,全员素质得到提高。
2023-12-08 20:28:10
177KB
“五优”矿井
安全评价
质量达标
科技兴矿
1
龙东煤矿科技工作现状分析与对策研究
对中煤大屯公司龙东煤矿科技工作整体现状进行了调查,结合当前生产经营中的实际,研究分析了安全生产需要解决的技术问题和科技发展中所存在的问题,在此基础上,提出了下一步的科技工作总体发展思路、任务和建议。
2023-12-06 22:34:38
124KB
科技工作
现状分析
对策研究
1
排序综合 河北科技大学
利用随机函数产生N个随机整数(20000以上),对这些数进行多种方法进行排序。 要求: 1) 至少采用五种方法实现上述问题求解(提示,可采用的方法有插入排序、希尔排序、起泡排序、快速排序、选择排序、堆排序、归并排序)。并把排序后的结果保存在不同的文件中。 2) 统计每一种排序方法的性能(以上机运行程序所花费的时间为准进行对比),找出其中两种较快的方法。
2023-12-05 22:19:49
15.88MB
数据结构课设
1
电子科技大学研一《机器学习》考试重点笔记.pdf
电子科技大学研一《机器学习》考试重点笔记,课程内容和笔记内容参考周志华西瓜书,可以私信发ppt
2023-11-25 21:30:45
112.5MB
机器学习
电子科技大学
复习重点
1
电子科技大学数字逻辑综合实验:实验3-中小规模时序逻辑设计.pdf
1.时钟输入采用实验箱的1Hz信号(在电源开关下面),分别测试两片74x161的逻辑功能。由于数码管不能显示A-F,所以用LED灯显示计数器的输出状态。 2.将两片74x161进行级联,实现模256计数器,用LED灯显示计数器的输出状态。 3.用两片74x161分别实现模6和模10计数器,用数码管显示计数器的输出状态。再将两片74x161进行级联,实现模60计数器,用数码管显示计数器的输出状态。 4.拓展题:任选一个设计下列十进制计数器:模24、模28、模29、模30、模31、模100。
2023-11-23 15:24:17
1.5MB
verilog
fpga
数字逻辑
1
电子科技大学数字逻辑综合实验:实验2-Verilog组合逻辑设计.pdf
1.3-8译码器的设计和实现。 2.4位并行进位加法器的设计和实现。 3.两输入4位多路选择器的设计和实现。 4.拓展:3输入多数表决器设计和实现。 实验要求如下: 1.采用Verilog语言设计,使用门级方式进行描述。 2.编写仿真测试代码。 3.编写约束文件,使输入、输出信号与开发板的引脚对应。 4.下载到FPGA开发板,拨动输入开关,观察Led灯的显示是否符合真值表。
2023-11-23 15:23:33
1.85MB
Verilog
FPGA
数字逻辑
1
电子科技大学数字逻辑综合实验:实验1-中小规模组合逻辑设计.pdf
1.逻辑输入采用实验箱的K1-K11,逻辑输出接L1-L10。测试实验箱上的HD74LS04P(非门)、SN74LS32N(或门)、SN74LS00N(与非门)、SN74HC86N(异或门)、SN74HC153(数据选择器、多路复用器)的逻辑功能。 2.采用小规模逻辑器件设计一位数据比较器:设一位数据比较器的输入为A、B,比较A>B,A=B,A
2023-11-23 15:15:10
1.84MB
数字逻辑
Verilog
1
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