东南大学自动化学院,数字系统课程设计,完整报告+代码,97分。 EEEC-020A计算机组成/ISP实验系统 软件环境:Quartus II 9.0 硬件环境:实验箱型号为EEEC-020A,芯片为EP1C6Q240C8 设计系统描述和设计要求: 主干道与乡村公路十字交叉路口在现代化的农村星罗棋布,为确保车辆安全、迅速地通过,在交叉路口的每个入口处设置了红、绿、黄三色信号灯。红灯禁止通行;绿灯允许通行;黄灯亮则给行驶中的车辆有时间行驶到禁行线之外。主干道和乡村公路都安装了传感器,检测车辆通行情况,用于主干道的优先权控制。 设计要求: 1.当乡村公路无车时,始终保持乡村公路红灯亮,主干道绿灯亮。 2.当乡村公路有车时,而主干道通车时间已经超过它的最短通车时间时,禁止主干道通行,让乡村公路通行。主干道最短通车时间为25s。 3.当乡村公路和主干道都有车时,按主干道通车25s,乡村公路通车16s交替进行。 4.不论主干道情况如何,乡村公路通车最长时间为16s。 5.在每次由绿灯亮变成红灯亮的转换过程中间,要亮5s时间的黄灯作为过渡。 6.用开关代替传感器作为检测车辆是否到来的信号。用红、绿、黄三种颜色的发光二极管作交通灯。 7.数码管倒计时显示。
2021-08-08 17:04:56 3.42MB verilog fpga 东南大学
浙大数字系统设计补充讲义,浙大考研必备黄皮书,数字系统设计课程补充教材
2021-08-06 23:10:13 5.75MB 数字系统设计 状态机
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最好的verilog教材。不容错过。
2021-08-05 10:41:22 6.98MB Verilog
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VivadoIP数字系统设计流程,硬件设计模块操作流程
2021-07-26 20:19:42 1.04MB 数电 FPGA vivado
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数字系统设计的课程作业(工程代码和实验报告):功能包括:(1)设计一个4位密码锁,用户拨动相应的开关进入输入密码状态,输入4位密码,按下确定键后,若密码正确,锁打开,若密码错误,将提示密码错误,要求重新输入,三次输入都错误,将发出报警信号。 (2)用户输入密码时,在按下确定键之前,可以通过按退格键修正,每按一次退格键消除一位密码。 (3)报警后,只有管理员作相应的处理(专用按键)才能停止报警。 (4)管理员可以通过设置(专用按键)更改密码。 (5)如果没有预置密码,密码缺省为“0000”。 (6)正确开锁后,用户处理完毕后,按下确定键,系统回到等待状态。 (7)系统操作过程中,只要密码锁没有打开,如果10秒没有对系统操作,系统回到等待状态。 (8)系统操作过程中,如果密码锁已经打开,如果20秒没有对系统操作,系统自动上锁,回到等待状态。
2021-07-22 20:04:06 16.23MB VHDL 硬件
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VHDL/FPGA 数字系统设计——打地鼠游戏,文章:https://blog.csdn.net/weixin_45917364/article/details/118680513
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verilog数字系统设计-rtl综合、测试平台与验证(第二版)(高清版).pdf ,课程学习好资料
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