1.镁光DDR3颗粒MT41K512M16HA-125AIT用户手册 2.Xilinx的Ug586MIG使用手册

三星新的DDR3颗粒

ddr3版本的mig控制器ip核使用，该IP核主要是A7、K7、V7系列的FPGA适用，原汁原味的英文原版

针对Xilinx Kintex7 kc705开发板的DDR3设计例程，采用MIG和Vivado，帮助新手快速上手

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此文档对于JESD标准DDR4和DDR3做中文解读，轻松理解DDR4/DDR3标准。 问题举例: ** 你真的理解SDRAM的S吗? ** 为什么Write一般是Center Aligned, Read是Edge Aligned? ** DDR4为什么没有Vref DQ? ** Mode Register可读了? ** 最大省电模式(Maximum Power Down Mode) ** 为什么服务器很关心ECC? ** DBI是如何省电的? ** 有人会问，有Read Leveling吗? ** Prefetch的作用 ** Dram Size和Page Size如何计算？ ** 为什么有MRS，没有MRR? ** DDR4 POD12的起源 ...... ** 行业标准： 作者有数年Spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年Dram问题Debug，Spec解读专业到位。 ** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！ 如对内容质量有疑问，可提前私信咨询。

此文档对于JESD标准DDR5/DDR4/DDR3做中文解读，轻松理解DDR5/4/3标准。 问题举例: ** DDR5设计目标 ** 为什么Write一般是Center Aligned, Read是Edge Aligned? ** DDR5 Sub Channel设计的优势 ** DDR4 DIMM vs DDR5 DIMM ** 为什么服务器很关心ECC? ** DBI是如何省电的? ** 有Read Leveling吗? ** Prefetch从8到16的意义 ** Dram Size和Page Size如何计算？ ...... ** 行业标准： 作者有数年Spec经验, 熟悉JEDEC标准建立的过程. ** 专业: 数年Dram问题Debug，Spec解读专业到位。 ** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。 ** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！ 如对内容质量有疑问，可提前私信咨询。

网络下载的XILIN DDR3 IP核教程，包括仿真、综合、设计、应用、最终篇5个部分，讲解的深入浅出，简明扼要，非常实用！在其指导下，完成了DDR3的设计调试！可惜没有找到出处！

DDR3的设计规范，，可以供硬件工程师开发的时候以及研发的时候参考用

DDR读写测试 DDR3使用型号MT41K256M16-32Meg * 16 * 8 banks 硬件平台：xilnx K7325 软件操作：vivado2017.4 因代码程序大，上传不了，如有需要可联系我