制作日志: /****************************2016-07-10 更新*********************************/ 经过不知道多少个工作日空余时间和周末业余时间，终于大致设计板子浮出水面，等待后续检查。 板子采用4层PCB，层叠情况:Top -> GND -> Power -> Bottom板子芯片情况: (1) FPGA: Xilinx Spartan6系列的XC6SLX16-FTG256 (2) DDR3: Micron的MT41J128M16，2Gbit存储容量 (2) 电源:采用2片Onsemi的NCP1529分别为FPGA Core 1.2V和DDR3 1.5V提供电源 /****************************2016-07-18 更新*********************************/ PCB打样回来了，5mil/5mil的线宽线距，10mil的过孔，花了我好多大洋！！！赶紧贴板子去了！！ 贴完再上照。 /****************************2016-07-19 更新*********************************/ 搞了一个上午,终于搞定第一个板子,FPGA的1.2V VDDCore电压，1.5V的DDR3供电电压， VREF的0.75V电压都OK。往FPGA内部下载点灯程序OK，往SPI FLASH固化程序也OK。 下一步，DDR3 的MCB实现。 /****************************2016-07-23 更新*********************************/ 经测试，第一版的DDR3可以正常稳定运行在400MHz，全地址空间读写数据无任何问题。 现在开始准备第二版，打算生成100个pcb，并且会将阻焊颜色由绿色改为黑色。 具体设计细节和第一版的区别如下: (1) IO引脚数量由原来的80个增加到86个IO； (2) 所有引出的差分线尽量保持等长； (3) 电容部分进行了改进，每个DC/DC输出都增加了铝电解电容，增加可靠性，铝电解电容都放在背面。 下面是第二版的图片: /****************************2016-07-26 完成*********************************/ 2Gbit全地址空间测试完成，用的是Xilinx提供的MCB IP硬核，附件是原理图和说明书，欢迎下载。

创龙基于TI TMS320C6748（定点/浮点DSP C674x） + Xilinx Spartan-6 FPGA处理器；

设计定制的AXI从属外设 使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南 这是一份针对希望在Xilinx嵌入式处理器系统中设计自己的AXI4-lite从属外设的用户的应用笔记。 该版本的应用笔记是使用为。 此信息同样适用于使用AXI4互连的其他Xilinx板和体系结构。 提供的示例代码是为编写的。 会费 提供了代码示例供您使用，但是请随时通过拉请求以通常的方式将自己的代码贡献回该存储库。 请从此存储库中派生，然后在您的派生中创建一个适当命名的分支，然后再提交回此存储库。 请不要从您的“主”分支提交拉取请求。 代码的每个新添加项都应属于其自己的已提交分支。 谢谢。

Xilinx系列FPGA芯片IP核详解 [刘东华编著].part2

Xilinx官方提供的慢切斯特编解码，用的是VHDL实现的，代码写的很好，攻城师们还可以多学习下他的代码风格。

华为的Xilinx FPGA设计高级技巧篇，高清版

与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等

Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法

cadence XILINX fpga PCB设计

2017.1版本的SDSoC可以很好地支持Zybo开发板，而高版本的SDSoC则不怎么再支持略显老旧的Zybo开发板了