uart串口通信的Verilog代码实现，基于Vivado平台，可以联合Modelsim进行软件仿真，同时也可以在Source文件夹下查看源码进行别的平台实现
2021-03-31 08:35:11
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USB转UART串口板PL2303设计A;LTIUM硬件原理图PCB+BOM{+AD集成封装库文件，2层板设计，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已制样板测试验证，可作为你产品设计的参考。集成封器件型号列表：
Library Component Count : 7
Name Description
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Cap Capacitor
Header 4 Header, 4-Pin
Header 5 Header, 5-Pin
LED0 Typical INFRARED GaAs LED
PL2303 USB转串口芯片
Res2 Resistor
XTAL Crystal Oscillator
2021-03-24 19:06:27
7.82MB
AVR_Uart调试，源码写法借鉴，仿真实例，现成调用封装使用，可运行的仿真电路图和调好的程序，开箱即用。适用于教学案例、毕业设计、电子设计比赛、出书项目实例，实际设计、个人DIY参考。
已调试好，proteus直接可以运行看效果
2021-03-23 22:08:04
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实测亲测xilinx fpga uart 串口rs232例子实例工程，ISE打包工程，不出错发送接收数据测试，无状态机，节省资源3根线串口，可以学习rs232串口和倍频ip core用法，字节编写，用verilog编写
基于一个xilinx的学习板子，具体io配置请看工程，测试内容内容是 pc 用 uart rs232发一个字节到fpga，fpga收到之后马上把字节加1发回给pc，uart的波特率是50m时钟，用到了ise的pll倍频，可以学习pll用法，uart 的 verilog 代码没有用到状态机，只用到txd，rxd，gnd这3根最基本的串口通讯线，极大的简化了fpga资源。整个工程打包，方便大家下载到之后可以马上用，相信对初学xilinx fpga
或者 ip cone用法的初学者来说，学习很用帮助。
2021-03-19 09:12:23
469KB
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Verilog HDL设计UART串口读写测试FPGA逻辑Quartus工程文件，通过串口接收PC发送的字符然后将收到的字符发送给PC，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。
module uart_top(
input sys_clk, //外部50M时钟
input sys_rst_n, //外部复位信号，低有效
//uart接口
input uart_rxd, //UART接收端口
output uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率
//wire define
wire uart_en_w; //UART发送使能
wire [7:0] uart_data_w; //UART发送数据
wire clk_1m_w; //1MHz时钟，用于Signaltap调试
//*****************************************************
//** main code
//*****************************************************
clk_div u_pll( //时钟分频模块，用于调试
.inclk0 (sys_clk),
.c0 (clk_1m_w)
);
uart_recv #( //串口接收模块
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口接收波特率
u_uart_recv(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_rxd (uart_rxd),
.uart_done (uart_en_w),
.uart_data (uart_data_w)
);
uart_send #( //串口发送模块
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口发送波特率
u_uart_send(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_en (uart_en_w),
.uart_din (uart_data_w),
.uart_txd (uart_txd)
);
endmodule
2021-03-14 22:05:20
6.73MB
STM32H750的IDLE串口空闲中断、DMA传输UART接收数据、STM32CUBEMX生成MDK5编译
2021-03-12 22:34:29
118.32MB
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