The RISC-V Supervisor Binary Interface (SBI) is the recommended interface between: A platform-specific firmware running in M-mode and a bootloader, a hypervisor or a general-purpose OS executing in S-mode or HS-mode. A hypervisor running in HS-mode and a bootloader or a general-purpose OS executing in VS-mode.

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RISCV是现在流行的开源RISC指令集处理器，由伯利克利学校师生发明，现在已经有很多的应用，例如勘智的K210，可以应用在人脸识别或者是其他的控制领域。

RISC-V手册(一本开源指令集的指南)2018中文版，附录中包含RISCV的所有指令集，原PDF文档不包含书签，我整理了全部章节，全部指令集的书签。

rocket-chip RTL，带有以下功能： 2) 支持4KB-ICache和4KB-DCache。 3) 硬件断点数量为2。 4) PMP区域为8个。 5) 硬件性能计数器为2个。 6) 带有DCache flush功能。 7) 带有clock gtae功能。 8) 乘法器为pipeline形式。 9) local interrupt为16个。 10) PLIC入口2个。 11) 带有CLINT中断。 12) 带有JTAG DEBUG接口。 13) 带有frontend接口(AXI4/AHB)。 14) 带有memory接口(AXI4/AHB)。 15) 带有mmio接口(AXI4/AHB)。 16) 带有rom。 17) 带有ROCC接口。

RISC-V手册(一本开源指令集的指南)2018中文版，附录中包含RISCV的所有指令集，原PDF文档不包含书签，我整理了全部章节，全部指令集的书签。重新编排了附录部分的书签

riscv 测试一下

book-riscv-rev1.pdf

RISCV 参考文档，The good news is that an open instruction set that adheres closely to the RISC principles has recently debuted, and it is rapidly gaining a following. RISC-V, which was developed originally at UC Berkeley, not only cleans up the quirks of the MIPS instruction set, but it offers a simple, elegant, modern take on what instruction sets should look like in 2017

阿里自研 RISC-V 芯片成功运行 Android 10-mirrors-aosp-riscv-main玄铁910_20210125_2132.zip