编程语言为Verilog，工程包含DAC数模转换、ADC采集、FIFO存储器、UART串口发送等部分。可实现128点连续AD采集，代码中可通过改变FIFO存储器的深度、adc_fifo.v和fifo_uart_tx.v两个模块中的计数器改变采集的点数。系统留出了Start端口，可连接按键，实现一键采样，全程自动采样并且通过串口发送采集到的数据。工程中还添加了整套系统的仿真文件，可通过modelsim实现仿真，代码讲解对应《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。

基于FPGA的FFT计算架构主要分为四种类型：顺序架构、并行架构、流水架构和阵列架构。流水结构是利用时间并行的计算方法，将重复的计算过程分解为多级进行计算，各级之间以流水的方式在时间上并行计算。 MDF架构是SDF架构的并行版本。最初的MDF架构由多个SDF架构通过变换电路连接而成。一般来说，MDF由多个相互连接的SDF路径组成，每个路径负责管理一个并行输入流。这种设计有助于有效利用寄存器的继承，节省了内存资源。 四路并行基2-DIF MDF FFT的具体架构如图 7所示，可以看到四路并行MDF FFT架构是SDF FFT的并行版本，从单个通道变为了4个通道。在前8个阶段，每个通道都相当于单个SDF在运行，每个通道的数据互不影响，在最后两阶段一起处理四路数据，输出最终结果。

基于Intel（Altera）的Quartus II平台（复制一下就可以很方便地迁移到其他FPGA平台，如Xilinx的Vivado），使用FPGA实现的频率测量的3种方法的工程源码： 1、3种频率测量方法分别是直接测量法，间接测量法，等精度测量法； 2、依据环境实现对高频及低频信号的频率测量； 3、详细的设计源码； 4、详细的仿真源码、仿真设置和仿真结果； 5、更详细的说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/112326945》。

FPGA IP 源码解密 Vivado加密的IP文件解密复原为Verilog或者VHDL源码 Modelsim可以编译仿真的vp加密文件均可以解密复原为Verilog或者VHDL源码 符合P1735格式保护的代码基本都可以解密还原源代码

Xilinx FPGA ICAP原语实现多重配置，文章地址：https://blog.csdn.net/whik1194/article/details/130471755

紫光fpga logos2 pango design 开发工具 黑金 axp100开发板资料 带 ddr 以及高速收发器例子 有双相机采集存储 ddr 后进行hdmi输出叠加显示的工程 包含1多个例子工程 2 ddr与hsst ip 3 ddr使用手册 4 例子工程教程

FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilinx工程 均提供 ...标准帧、扩展帧 均提供 ...提供仿真激励文件testbench 资料包清单： 1.程序：altera/xilinx工程代码、Verilog/testbench均提供。 代码均在电路板验证 2.说明书 3.quartus ii 13.0：软件安装包 注1：工程均带有激励testbench，软件安装好之后，仿真路径设置之后，打开，点击RTL Simulation即可开始仿真 注2：所有代码均为纯Verilog（PLL除外） 注3：给出testbench代码，并且已经在电路板中验证过。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。

基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程仿真； 3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。

精简的FPGA入门电子书。书中内容详细易懂。（针对xilinx的芯片及ISE软件进行实例讲解）