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计算机组成原理实验 16位快速加法器 logisim

计算机组成原理实验 16位快速加法器logisim

2021-11-01 18:05:52 116KB 加法器 logisim 计算机组成原理 计组实验

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16位行波加法器

16位行波加法器，存在bug，从modelsim仿真看出。

2021-10-31 19:55:27 3.09MB verilog

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KS加法器 verilog

经典的kogge-stone加法器结构，32结构，verilog代码

2021-10-30 15:22:35 12KB KS 加法器 verilog

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vhdl多功能加法器

设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。当M=1，做算术运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算： A加B，A加1，A加B加低位来的进位，B加1，A加，A加0，A加A ，A加加1。当M=0，做逻辑运算: 在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算：A+B，AA+B，A·B等。

2021-10-28 16:34:02 717B vhdl 加法器

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移相器电路.ms14.

仿真/MS14

2021-10-27 22:02:48 239KB 仿真 MS14

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Daredevil 计算机原理课程设计.rar

适合初学计算机原理课程的人，通过C# winform 完成对计算机模型机的设计实现。包括了取指令、分析指令、执行指令等过程，在此基础上可设计多级流水，供各位大佬参考。

2021-10-25 16:01:47 5.91MB C# 计算机原理模型机 超前进位加法器 课程设计

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Quartus_II设计八位加法器.pdf

2021-10-22 19:02:37 238KB Quartus_II设计八位加法

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32位超前进位加法器（Verilog）

32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

2021-10-19 04:52:44 23KB 加法器 32位 超前进位

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Verilog加法器

Altera官网的Verilog写的加法器源码

2021-10-15 15:45:13 290B Verilog

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八位加法器，32位加减可控运算器，32位ALU，补码一位乘法器 logisim文件

计算机组成原理实验logisim设计

2021-10-15 09:03:10 154KB 计算机组成原理实验 logisim 八位加法器 32位加减可控运算器

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