Bluespec,Inc.的开源RISC-V CPU。 这是Bluespec,Inc.创建的一系列免费,开源RISC-V CPU之一。 :3级有序流水线 Piccolo适用于低端应用程序(嵌入式系统,IoT,微控制器等)。 :5级有序流水线 Flute适用于需要64位操作,MMU(虚拟内存)和比Piccolo级处理器更高性能的中低端应用程序。 :使用MIT的RISCY-OOO内核的超标量,深度,乱序管道。 这三个存储库结构几乎相同,并且构建和运行的方式相同。 此自述文件是相同的-请在下面的替换“ Piccolo”,“ Flute”或“ Toooba”。 关于源代码(在BSV和Verilog中) 对该存储库中的BSV源代码(从中生成该存储库中可综合的Verilog RTL)进行了高度参数化,以允许生成许多可能的配置,其中某些配置足以启动Linux内核。 此存储库中
2022-02-13 19:04:54 10.57MB Verilog
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RISCV_VHDL 简单的RV32I指令集流水线处理器核心的开发代码将以VHDL编写。 RV32I-基本整数指令集,32位寄存器
2022-01-30 12:57:18 35KB VHDL
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PLC编程在流水线生产中自动分拣控制系统中的运用研究.pdf
2022-01-30 09:00:55 630KB 实用文档
根据LC3指令集,用verilog HDL语言写的流水线CPU,已经通过仿真、烧片测试。
2022-01-15 15:23:24 4.55MB LC3 流水线 CPU
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超级流水线技术 1.寄存器延迟,时钟偏移 2.流水线冒险 3.功耗 多发射技术 1.超标量机 2.超长指令字机 超标量机 超长指令字机
2022-01-14 14:09:51 379KB 流水线
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棋盘覆盖+循环赛+矩阵连乘+流水线工作调度+01背包+活动安排六种算法
2022-01-08 14:04:47 25KB 算法
基于mips32的流水线CPU设计,为计算机组成原理课程实验之一;通过学习源码能更好的对CPU架构及其具体实现有更深的了解,有助于课程学习。
2022-01-06 21:15:18 18KB 嵌入式
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流水线的优化;流水线的优化
2022-01-05 09:12:42 2.35MB 流水线的优化
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流水线及RISC处理器 WinDLX实验报告 计算机系统结构课程设计
2021-12-30 17:49:06 94KB 流水线及RISC处理器
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用verilog编写的简单流水线CPU,指令集根据DLX指令集修改而来。只支持定点操作。结构大致为经典的MIPS五段流水线。不包含冲突检测及处理。
2021-12-29 20:04:22 67KB verilog 流水线 CPU
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