搜索【加法器】的结果

计算机组成原理实验logisim设计

2021-10-15 09:03:10 154KB 计算机组成原理实验 logisim 八位加法器 32位加减可控运算器

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FPGA实现四位加法器代码

用FPGA实现四位加法器，代码正确，无需改动

2021-10-12 21:50:37 132B 四位加法器 FPGA

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Python编写的2^n位kogge-stone树形加法器Verilog代码生成

可利用以上代码生成2^n位的kogge-stone树形加法器，先运行Python代码然后和里面的两个.v文件一起即可综合出相应位数的kogge-stone加法器

2021-10-12 09:53:39 1KB kogge-stone Python Verilog

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32位加法器 verilog代码

32位加法器 verilog代码其中还包含全加器、四位加法器的代码

2021-10-08 19:04:49 4KB 32位加法器 verilog 进位选择

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实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 2.2.2 加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。

2021-10-07 21:06:36 8.83MB 数字电路基础

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16位多级先行进位加法器

有测试文件，代码准确无错。为提高运算速度，可以参照超前进位加法器的设计思路，把16位加法器中的每四位作为一组，用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”，就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器，4位一组，分为4组：

2021-10-04 15:19:23 164KB verilog XilinVivado 计算机组成原理实验 16位多级先行进位加法器

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EDA技术实验报告8位二进制加法器设计

EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计

2021-10-04 00:29:11 77KB EDA技术》实验报告8位二进制加法器设计

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BCD加法器的Multisim仿真图和Altium designer的PCB版图

这是我自己在数字电路课上的作业，BCD加法器的Multisim仿真图和AD的PCB版图，老师要求非常多，完成的效果应该挺好的

2021-10-02 00:02:28 834KB BCD加法器

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VHDL语言编写4位加法器

VHDL设计的一个4位二进制加法器，实现两个4位二进制数相加

2021-09-29 12:51:00 174KB VHDL Quartus 加法器

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基于FPGA的快速加法器的设计与实现

基于FPGA的快速加法器的设计与实现，赵亚威，吴海波，加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA�

2021-09-28 16:05:47 174KB 首发论文

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