具有时、分、秒计数显示功能，以24小时循环计时，时钟计数显示时有LED灯的花样显示，具有调节小时、分钟及清零的功能。

《数字图像处理与压缩编码技术》. 希望对大家有所帮助，觉得很有用

针对传统磁通门信号处理电路中模拟元件的缺点，设计一种基于现场可编程门阵列(FPGA)的数字磁通门系统。整个系统采用闭环结构，由激励产生模块、信号处理拱块和负反馈模块组成。外围模拟电路用高速D／A、A／D芯片取代，有利于系统温度稳定性的提到。FPGA内的数字逻辑实现了磁通门信号解算、激励正弦信号发生、D／A、A／D输入／输出串并转换的功能，首先用硬件描述语言(HDL)设计并仿真，然后下载、配置到FPGA中，调试完成后进行实验，通过实时处理双铁芯磁通门传感器探头输出信号对系统进行测试。实验结果证实了系统功能的正确性。闭环结构的采用提高了系统信号梯度线性度，与模拟系统相比，基于数字逻辑的设计温度性能更稳定，更易于小型化，可移植性更强。

包含数字系统设计历年试卷答案，可用作考试复习或是通信等专业的考研

本资源为深度学习课程设计 含课程设计完整过程的数据集以及实验报告 可供参考 由matlab代码编写构建双层CNN卷积神经网络识别Minist的手写体数据，其中将不断改进的代码跟另外使用工具函数编写的另一个CNN程序结果比较，有一个较为直观的运行效果对比。能够很好的看出程序设计的优劣。使用的是双层卷积神经网络，后向传播用的是随机梯度下降及其优化版本。 适用于CNN初学者以及希望更进一步的学习者。 dataset是MNIST。这里层的概念是指convolution+pooling 函数说明： read_label和read_image分别为读取标签和图像数据点的函数 convolve是实现卷积的函数，pool是实现池化的函数 SGD_MSGD是主函数，把minibatch设为1就是SGD，大于1就是MSGD OPTIMAL是优化版的主函数，OPTIMAL_FINALE是最终优化版的主函数，toolbox是用工具箱函数写的CNN，用于对比之前函数的运行效果。 SGD_MSGD，OPTIMAL，OPTIMAL_FINALE，toolbox都可以直接运行得到答案

摘 要： 给出了基于Nios II的通用数字调制器的实现方法，具体说明了系统的基本原理、总体结构、硬件设计，以及软件流程等。该系统把可编程逻辑的固有优势集成到嵌入处理器的开发流程中，具有高度的灵活性、可重配置功能，便于升级和扩展，适于软件无线电的应用。 　　在软件无线电（SDR）的研究过程中，调制解调技术是无线通信系统空中接口的重要组成部分。目前常用的数字调制方式有多种，如果按照传统的硬件实现方法，要使一部通信机产生多种调制信号，其系统就会非常庞大复杂。 　　Altera公司的Nios II处理器是用于可编程逻辑器件的可配置的软核处理器。基于Nios II处理器系统的通用数字调制器是一种软件化

六位半数字手持电表设备功能概述: 电源: 3.0V~6V供电可用单节磷酸铁锂(3.2V), 单节钴酸锂(3.7V) , 单节锰酸锂(3.6V),三节碱性电池(4.5V),三节镍镉或镍氢电池(3.6V),功耗250mW（开启数据保存）,2.9V低电压关机（为了保护锂电避免过放电），软件电源开关，待机电流<5uA>10G高阻抗输入， 10V ，100V 9M 低阻抗输入（新版批量采购1.1M的电阻就是标准的10M，后文详述）。 电阻测量 100R 1K 10K 100K 1M 采用恒流方式（对应为1mA ,1mA, 100uA,10uA,1uA）开路电压5V，支持4线模式。 温度测量 采用PT100传感器，可处理到 -200摄氏度~850摄氏度，分辨率0.01度。 除温度测量外都有25%的超量程测量（例如1V可测到1.25V）当开启自动量程转换时连续三个测量读数都超量程时向上换档，连续三个测量读数都欠量程（< 0.11）时向下换档. 系统和软件: 支持SD卡数据存储，导入校准数据，从SD卡更新固件（新版功能）。 支持实时时钟，可设置自动关机，以及定时唤醒数据采集模式。 支持自动量程，0位补偿，数字滤波。 带有简单的帮助。 详细的测量数据可见 lymex 的专题文章 https://bbs.38hot.net/read.php?tid=4594# 一些测试视频（详细电路设计及分析将附件内容） flash: https://player.youku.com/player.php/sid/XMjEyMDM1MDI0/v.swf flash: https://player.youku.com/player.php/sid/XMjEyMDM1NTg0/v.swf flash: https://player.youku.com/player.php/sid/XMjEyMDM2MTI0/v.swf flash: https://player.youku.com/player.php/sid/XMjEyMDM0Mzg4/v.swf

Digital Integrated Circuits: A design Perspective, J.M.Rabaey, Prentice Hall 2003 国外数字集成电路设计经典教材，英文版

HWIDGEN.zip 数字门票获取脚本 HWIDGEN.zip 数字门票获取脚本 for win10

基于FPGA的数字电子时钟，采用verilog语言编写，引脚已经设置好，直接运行上传即可使用。本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。