基于quartusii和modelsim的verilog入门案例源码
基础实验_01_多路复用器 :4通道8位带三态输出
基础实验_02_多路解复用器 :4通道8位带三态输出
基础实验_03_编码器 :8位输入3位输出编码器
基础实验_04_优先编码器 :8位输入3位输出高位优先
基础实验_05_译码器 :3位输入8位输出译码器
基础实验_06_优先译码器 :优先译码器
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