### 浅谈FPGA/CPLD的复位电路设计 #### 摘要 本文将深入探讨FPGA/CPLD中的复位电路设计问题。复位电路是集成电路设计中的一个重要组成部分，它确保了系统能够在启动时处于一个已知的稳定状态。文章首先介绍了复位的基本概念，接着详细分析了异步复位与同步复位的区别及其对电路性能的影响，并给出了针对FPGA和CPLD的内部自复位设计方案。 #### 1. 定义 复位信号是一种脉冲信号，其功能是将电路中的寄存器初始化为预设状态。为了确保复位信号的有效性，脉冲的有效时间长度需要大于信号到达寄存器的最大延迟时间。这有助于保证复位操作的可靠性。 #### 2. 分类及不同复位设计的影响 根据信号处理方式的不同，复位可以分为两种类型：异步复位和同步复位。 - **异步复位**：复位信号不受时钟信号的控制，电路对复位信号非常敏感，任何干扰都可能导致复位操作发生。这种类型的复位容易受到噪声的影响，特别是在PCB布局设计时，需要特别注意复位信号线的布线，以防信号干扰导致的误复位。 - **同步复位**：电路只有在时钟信号的有效边沿才会对复位信号做出响应。即使复位信号受到干扰，只要干扰不在时钟边沿附近发生，电路就不会被异常复位。这种方式提高了系统的抗干扰能力，降低了误操作的可能性。 在FPGA/CPLD设计中，如果复位信号是由组合逻辑产生的，则可能会因为组合逻辑的竞争冒险而产生毛刺，导致异步复位的电路误触发。为了避免这种情况，可以通过同步化复位信号来减少误操作的风险。具体做法是设计一个复位模块，该模块接收原始的复位信号，并生成一个新的同步化的复位信号，供其他模块使用。 #### 3. FPGA内部自复位方法 在FPGA设计中，内部自复位信号是一种在器件上电后仅产生一次的信号，随后保持无效直至器件掉电。由于FPGA内部寄存器的上电状态是不确定的，因此不适合直接用于产生复位信号。然而，大多数FPGA都集成了RAM资源，这些RAM可以在上电配置后被初始化为特定值。基于此特性，可以通过以下步骤设计一个可靠的内部自复位信号： 1. **配置RAM**：配置一个1位数据长度、n位地址长度的单口RAM，并将所有数据位初始化为1。 2. **设计读写模块**：创建一个读写模块，该模块包含一个n位的读指针(rp)和一个n位的写指针(wp)。rp在每个时钟周期将其值赋予wp后自增，从而始终保持rp领先于wp。将RAM的输出数据作为复位信号，RAM的输入数据固定为0。通过这种方式，RAM的数据从全1逐渐变为全0，实现了复位脉冲信号的生成。 - **脉冲宽度控制**：通过调整地址长度n或时钟频率，可以精确控制复位脉冲的宽度。 #### 4. CPLD内部自复位方法 与FPGA不同，CPLD内部通常不包含RAM资源，因此不能直接利用RAM来生成内部复位信号。不过，可以设计一个有限状态机(FSM)来实现内部自复位。这种方法虽然存在一定的失败概率，但可以通过调整状态机的复杂度来控制这个概率。 1. **设计有限状态机**：设计一个n位的状态机，其中一个状态表示复位结束(LOOP)，其他状态则表示复位状态(RESET)。一旦进入LOOP状态，就会保持不变。RESET状态是一个暂态状态，会在一个时钟周期后进入LOOP状态。通过控制状态机的大小(n)，可以将复位失败的概率控制在一个可接受的范围内。 2. **利用特定CPLD特性**：值得注意的是，某些CPLD产品在其手册中指出，在完成内部配置后，所有的寄存器都会被清零。这意味着在上电后，寄存器具有一个确定的初始状态。利用这一特性，可以简化内部自复位信号的设计过程。 #### 结论 FPGA/CPLD的复位电路设计是一个复杂但至关重要的环节。合理选择复位方式(异步或同步)、精心设计内部自复位方案，以及充分利用FPGA/CPLD的内部资源，都能够提高系统的稳定性和可靠性。通过对本文所述内容的理解和实践，设计师们可以更好地应对复位电路设计中的挑战，优化FPGA/CPLD设计的整体性能。

单片机复位电路原理是在单片机的复位引脚RST上外接电阻和电容，实现上电复位。当复位电平持续两个机器周期以上时复位有效。复位电平的持续时间必须大于单片机的两个机器周期，具体数值可以由RC电路计算出时间常数。 如下图所示，单片机复位电路是由按键复位和上电复位两部分组成。其中，STC89系列单片及为高电平复位，通常在复位引脚RST上连接一个电容到VCC，再连接一个电阻到GND，由此形成一个RC充放电回路保证单片机在上电时RST脚上有足够时间的高电平进行复位，随后回归到低电平进入正常工作状态，这个电阻和电容的典型值为10K和10uF.而按键复位就是在复位电容上并联一个开关，当开关按下时电容被放电、RST也被拉到高电平，而且由于电容的充电，会保持一段时间的高电平来使单片机复位。

FPGA的时钟输入都有专用引脚，通过这些专用引脚输入的时钟信号，在FPGA内部可以很容易的连接到全局时钟网络上。所谓的全局时钟网络，是FPGA内部专门用于走一些有高扇出、低时延要求的信号，这样的资源相对有限，但是非常实用。

复位电路的Multisim仿真结果如图所示。在图中，当电源电压上升到一定值时，复位信号跳高使控制部分正常工作。图中，处于上方的信号是电压信号，处于下方的信号是复位信号。 图 复位电路波形 　　欢迎转载，信息维库电子市场网（www.dzsc.com）  :

说到复位，我们都不会陌生，系统基本都有一个复位按键。复位的种类有很多：上电复位、掉电复位、复位引脚复位、看门狗复位、软件复位等。本文探讨的就是在stm32中复位电路如何设计。

在上电或复位过程中，控制CPU的复位状态：这段时间内让CPU保持复位状态，而不是一上电或刚复位完毕就工作，防止CPU发出错误的指令、执行错误操作，也可以提高电磁兼容性能。 　　无论用户使用哪种类型的单片机,总要涉及到单片机复位电路的设计。而单片机复位电路设计的好坏,直接影响到整个系统工作的可靠性。许多用户在设计完单片机系统,并在实验室调试成功后,在现场却出现了“死机”、“程序走飞”等现象,这主要是单片机的复位电路设计不可靠引起的。 　　基本的复位方式 　　单片机在启动时都需要复位，以使CPU及系统各部件处于确定的初始状态，并从初态开始工作。89系列单片机的复位信号是从RST引脚输入到芯片

本设计是基于单片机对数字信号的高敏感和可控性、温湿度传感器可以产生模拟信号，和A/D模拟数字转换芯片的性能，我设计了以8031基本系统为核心的一套检测系统，其中包括A/D转换、单片机、复位电路、温度检测、湿度检测、键盘及显示、报警电路、系统软件等部分的设计。

单片机复位电路就好比电脑的重启部分，当电脑在使用中出现死机，按下重启按钮电脑内部的程序从头开始执行。单片机也一样，当单片机系统在运行中，受到环境干扰出现程序跑飞的时候，按下复位按钮内部的程序自动从头开始执行。本文介绍的就是单片机按键复位电路原理和电路图解析。 复位电路 在单片机系统中，系统上电启动的时候复位一次，当按键按下的时候系统再次复位，如果释放后再按下，系统还会复位。所以可以通过按键的断开和闭合在运行的系统中控制其复位。 单片机复位电路 当这个电路处于稳态时，电容起到隔离直流的作用，隔离了+5V，而左侧的复位按键是弹起状态，下边部分电路就没有电压差的产生，所以按键和电容 C11以下部分的电位都是和GND相等的，也就是0V电压。我们这个单片机是高电平复位，低电平正常工作，所以正常工作的电压是0V电压，完全OK，没有问题。 单片机按键复位电路原理和电路图解析 独立按键 通常的按键分为独立式按键和矩阵式按键两种，独立式按键比较简单，并且与独立的输入线相连接，如下图所示 独立式按键电路图 4条输入线接到单片机的IO口上，当按键K1按下时，+5V通过电阻R1然后再

小知识点补充69 1，定时器溢出率=定时器定时时间的倒数 2，电源控制寄存器（0x87） PCON D7 D6 D5 D4 D3 D2 D1 D0 位名称 SMOD GF1 GF0 PD IDL SMOD:串行口波特率倍增位 =1倍增 DL: 空闲方式控制位，置1后单片机进入空闲方式,电流为 1.7－5mA PD:掉电方式控制位，置1后单片机，时钟信号停止，单片机停止工作，掉电方式 GF0:通用标志位 GF1:通用标志位 3，独立按键（非自锁按键）实用电路图： 注意：按键电路在实际应用最好接上拉电阻，其阻值4.

本设计是交通灯用于十字路口的设计，是单片机控制的简易系统，结构很简单，我采用的是AT89S52作为芯片，采用一些相应的简单外围电路都是书本上的，比如外围的时钟晶振电路，复位电路等等，在硬件电路的设计方面，主题思想是用一片单片机加上输出的LED数码显示管和三种颜色（红、黄、绿）的发光二极管通过按键来控制交通灯的输出，采用两个中断作为特殊车辆和通行时间控制位，采用P1口作为输入控制口即A道和B道的控制口，其为双向IO口同时作为交通灯的输出口，采用P0口作为LED的输出口，但P0口做输出口时需要接上拉电阻，其显示的是红绿黄灯的切换时间，在软件程序的设计方面，本设计采用了汇编语言作为编辑语言，其结构简单，语言方便，实现起来比较容易，作为特殊车辆，采用的是外部中断0即INT0作为它的控制口，外部中断1即INT1作为调节通行时间的控制口。程序大体的分为主程序、显示程序、延时程序以及三个中断程序（定时器0中断、外部中断0、外部中断1）等部分。显示程序的目的是用于时间的显示，外部中断0用于紧急通行下的总开关，分别控制东西通行、南北通行以及禁止通行，外部中断1用于调节通行时间，分别控制东西通行时间、黄灯闪烁时间以及南北通行时间。在仿真电路中采用了总线形式，这样可以节省空间，并且可以使电路图看起来美观。