ridecore（RIsc-v Dynamic Execution CORE,RISC-V动态执行核心）是Verilog HDL编写的的2路超标量乱序执行处理器。ridecore实现RISC-V RV32IM指令集。

两课时的流水线处理器，超标量处理器，VLIW微结构介绍

无水印，有书签，完整版！ 主要讲述现代处理器超标量设计的原理！

基于RISC-V指令集的超标量处理器设计.pdf

针对超标量处理器中长周期执行指令延迟退休及持续译码导致的重排序缓存（ROB）阻塞问题，提出一种指令乱序提交机制。通过设计容量可配置的多缓存指令提交结构，实现存储器操作指令和ALU类型指令的分类退休，根据超标量处理器架构及性能需求对目标缓存和存储缓存容量进行参数化配置降低流水线阻塞风险，同时利用指令目的寄存器编码提交模式加快指令提交速率。实验结果表明，该机制提高了单次指令提交数量，基于该机制的超标量处理器相比传统基于ROB顺序提交机制的超标量在减少硬件开销的情况下平均IPC指数提升46%，相比基于值预测、乱序退休和组提交的超标量处理器平均PC指数增益为19%，综合性能更优。

vhdl超标量带cache的CPU设计.rarvhdl超标量带cache的CPU设计.rar

伯克利乱序执行RISC-V处理器（The Berkeley Out-of-Order RISC-V Processor）。 riscv-boom 是用Chisel硬件构造语言编写的RV64G RISC-V超标量Berkeley乱序机（BOOM）的源存储库。 BOOM是一个可合成的核心，目标ASIC过程。 它可以在FPGA（zc706上为50 MHz）上运行，但是将其优化为FPGA软核是一个非目标。 RISC-V BOOM(45nm)与ARM Cortex A9(40nm)在台积电(TSMC)的40/45纳米工艺下对比胜于A9。 与其它工业产品对比优势依然。 芯片面积对比

本书是一部有关超标量处理器设计的教科书，是卡内基-梅隆大学超标量处理器设计课程教材。本书的特点是：突出关键的概念和基本的原理，隐藏复杂的技术细节；论述深入迁出，易于理解。书中涵盖了指令集、流水线等处理器设计的基础概念和超标量的结构以及主要的技术途径，同时提供了超标量处理器的实例，并对当前的超标量处理器产品进行了全面的分析和总结。

《超标量处理器设计》讲述超标量（SuperScalar）处理器的设计，现代的高性能处理器都采用了超标量结构，大至服务器和高性能PC的处理器，小至平板电脑和智能手机的处理器，无一例外。《超标量处理器设计》以超标量处理器的流水线为主线展开内容介绍。《超标量处理器设计》主要内容包括超标量处理器的背景知识、流水线、顺序执行和乱序执行两种方式的特点；Cache的一般性原理、提高Cache性能的方法以及超标量处理器中的Cache，尤其是多端口的Cache；虚拟存储器的基础知识、页表、TLB和Cache加入流水线后的工作流程；分支预测的一般性原理、在超标量处理器中使用分支预测时遇到的问题和解决方法以及如何在分支预测失败时对处理器的状态进行恢复；一般的RISC指令集体系的简单介绍；指令解码的过程，尤其是超标量处理器中的指令解码；寄存器重命名的一般性原理、重命名的方式、超标量处理器中使用寄存器重命名时遇到的问题和解决方法以及如何对寄存器重命名的过程实现状态恢复；指令的分发（Dispatch）和发射（Issue）、发射过程中的流水线、选择电路和唤醒电路的实现过程；处理器中使用的基本运算单元、旁路网络、Cluster结构以及如何对Load/Store指令的执行过程进行加速；重排序缓存（ROB）、处理器状态的管理以及超标量处理器中对异常的处理过程；经典的Alpha21264处理器的介绍。在本书中使用了一些现实世界的超标量处理器作为例子，以便于读者加深对超标量处理器的理解和认识。 《超标量处理器设计》可用作高等院校电子及计算机专业研究生和高年级本科生教材，也可供自学者阅读。

本书是关于处理器设计的最新、最权威教材，主要论述了：(1)处理器的设计方法和原理；(2)流水线技术；(3)主存与I／0系统；(4)超标量组织与技术；(5)PowerPC 620和Inltel P6等示例；(6)超标量处理器设计；(7)先进的指令流技术、存储器数据流技术；(8)多线程技术等。 　本书适合作为计算机及相关专业的“处理器设计”课程的教材，也是有关专业人员很有价值的参考用书。