A/D变换器速度的不断提高，推动了软件无线电不断向前发展。传统的中频数字化正交解调系统中，前端数据处理部分的工作频率与数据率也大幅提升，工程师们不得不选择工作频率更高的可编程逻辑器件，由此带来的问题就是芯片选择的限制及成本的大幅上升。为此提出了一种新的中频数字化正交解调系统结构，在保留高速A/D的高数据率输出的同时，大幅降低现场可编程门阵列工作频率，并进行了仿真，验证了系统结构的可行性。 　　1 数字正交解调原理 　　数字正交解调结构如图1所示，参考和回波中频模拟信号经由2个A/D转换器同步采样量化，然后把数据送入现场可编程门阵列（FPGA）中实现数字下变频。在FPGA中，将参考中频的采样