计组头歌实验：MIPS单周期CPU设计(24条指令)(HUST)1-4关源码
2024-06-08 12:57:07
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用硬件描述语言（Verilog）设计单周期CPU，支持如下指令集：
{ lw，sw,addu，subu, ori, sll, srl, beq，bne }
用仿真软件Modelsim对汇编程序进行仿真测试.
1. 熟悉硬件描述语言（Verilog）和仿真软件Modelsim；
2. 用硬件描述语言（Verilog）设计程序计数器模块（PcUnit）；
3. 用硬件描述语言（Verilog）设计指令存储器模块（IM）；
4.用硬件描述语言（Verilog）设计寄存器模块（GPR）；
5.用硬件描述语言（Verilog）设计数据扩展模块（Extender）；
6. 用硬件描述语言（Verilog）设计运算器模块（Alu)；
7. 用硬件描述语言（Verilog）设计数据存储器模块（DMem）；
8. 用硬件描述语言（Verilog）设计控制器模块（Ctrl）；
9. 用硬件描述语言（Verilog）设计整机连接模块（Mips）；
10.完成上述汇编程序的仿真调试。
2022-12-29 20:19:16
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头歌-计组-MIPS单周期CPU设计(24条指令)(HUST)，免费，不需要积分
2022-12-26 19:31:13
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仅是通过头歌测试的完成文件（cpu24.circ）第一关：单周期CPU(24条指令)通过测试，无其他内容~
学习交流q2267261634
2022-06-28 09:05:18
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依据国外教材，数字逻辑与计算机组成原理，设计了模块化MIPS单周期处理器，最后提交实验报告
2022-05-25 14:04:56
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华中科技大MIPS单周期CPU-组成原理实验：1数据表示实验；2运算器实验；3存储系统实验；4CPU实验
2022-04-08 18:15:36
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MIPS处理器的verilog实现，这里是单周期的运作方式，流水线的运作方式后续放出。工程是ISE编辑的。
2022-01-06 10:47:32
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