AD9851扫描仪FPGA设计方案Verilog逻辑源码Quartus工程文件+设计说明文档资料 硬件需求： 1、 AD9851模块。 2、 扩展板2号一个。 3、 可以插AD9851模块和块展板2号的FPGA核心板一个。 设计规格： 4、 可以选择扫频输出，固定频率输出。 5、 固定频率输出要求输入频率固定。 6、 扫频输出要求输入扫频范围、频率步进值。 7、 固定频率最大输出为40Mhz，步进为100KHZ，要求频率输入位宽为12bit，最大输入为0Xfff，代表40Mhz。 8、 扫描时间要求<=2S。 AD9851特性： 1、 2、 相位通过W0的高5bit控制，精度为360/32=11.25度。 3、 频率通过频率控制字控制，32bit数值。 100Khz 控制字为 0.1Mhz*2的32次方/180Mhz = 2,386,092（16进制 24 68AC） 1Mhz 控制字为 1Mhz*2的32次方/180Mhz =23,860,929（16进制16C 16C1） 40Mhz 控制字为 40Mhz*2的32次方/180Mhz = 954,437,176（16进制 38E3 8E38） 4、 AD9851复位时序： module FREQ_SCAN ( //input input sys_clk , input sys_rst_n , input [3:0] key_row , output wire [3:0] key_col , input scan_mod , // use switch 0 , 0 is input freq, 1 is scan freq input scan_freq_step_set , // use switch 1 , 1 is set freq step input scan_freq_bound_set , // use switch 1 , 1 is set scan freq input scan_freq_bound_sel , // use switch 2 , 0 is min freq, 1 is max freq input key_is_done , // use key is ok, 0 is active input key_rst_req , // use key clear, 0 is active //output output reg ad9851_w_clk , output reg ad9851_fq_up , output reg ad9851_reset , output reg [7:0] ad9851_data ); //reg define reg [25:0] clk_cnt ; reg key_is_done_dly1 ; reg scan_freq_step_set_dly1 ; reg scan_freq_bound_set_dly1 ; reg scan_freq_bound_sel_dly1 ; reg [7:0] reset_cnt0 ; reg [7:0] write_cnt ; reg [31:0] key_input_lock ; reg [31:0] ctrl_word ; reg [31:0] scan_freq_ctrl_word ; reg [31:0] scan_freq_mi