現在高速介面流行的coding技術，用在PCIE和USB3

Xilinx 8B/10B Xilinx and its licensors make and you receive no warranties or conditions, express, implied, statutory or otherwise, and Xilinx specifically disclaims any implied warranties of merchantability

一篇讲解8B/10B编码的硕士论文，写的比较全面

用于JESD204B中的编码技术，详细描述了8B/10B编码的技术原理和方法，以及相应的verilog代码，对于理解编码技术非常有用，对于设计基于JESD204B接口的serdes十分有用

When most system designers look at serializer/deserializer (SerDes) devices, they often compare speed and power without considering how the SerDes works and what it actually does with their data. Internal SerDes architecture may seem irrelevant, but this overlooked item can dictate many important system parameters like system topology, protocol overhead, data formatting and flow, latency, clocking and timing requirements, and the need for additional buffering as well as logic. These issues can have a big impact on system cost, performance, and efficiency.

本程序的功能是实现串口通信，采用232传输协议，编码方式为8B/10B转换，即一位起始位，8位数据位，一位停止位，在actel Fusion系列开发板上得到验证，具有很强的通用性。本程序的编程语言为Verilog. [Giga8b10B v10.rar] - 可编程器件厂商Altera出品的8b10B编码器，用在现在通用的PCI－Express接口中，包含完全解密的源程序。

Aurora 发送代码，这个模块核在共享逻辑 ，只需要输入参考时钟 复位等信号即可

为提高8B/10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10B编解码方案相比，该方案是一种利用FPGA实现8B/10B编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接查找映射的方法转换成利于传输的串行信号。串行信号经串并行转换模块，将数据经10B/8B解码模块解码还原成原始数据。为了更好实现数据的传输，系统加入了极性偏差RD控制。结果表明，该8B/10B 编解码系统设计方案传输数据稳定，满足设计要求。

在高速的串行数据传输中,传送的数据被编码成自同步的数据流,就是将数据和时钟组 合成单一的信号进行传送,使得接收方能容易准确地将数据和时钟分离,而且要达到令人满 意的误码率,其关键技术在于串行传输中数据的编码方法。8B10B 作为互连接口的一种编码 技术，设计简单、性能出众，因此成为应用最广泛的技术。然而，它的系统开销高达25%， 问题突出。为了解决这个问题，设计者们一直在探寻改进的方法。本文就将介绍8B10B 码 的编码原理及实现方法，并介绍了一些低开销的编码技术，讨论它们的优势与存在的问题。