74LS153组成的4选1数据选择器电路Proteus仿真

8选1数据选择器电路原理图+Proteus仿真

2选一数据选择器源代码（verilog HDL）

2018级北京邮电大学电子院大二下数电实验第二题。里面包含了全部文件包括分析。这个其实不难。学弟学妹们加油

双4选1数据选择器74LS153实验电路multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。

利用quartus18.0软件编译仿真的四选一数据选择器，含测试文件，供学习电子设计自动化（eda）的新人参考

基于FPGA的数据选择器 适合VHDL初学者 内涵数据选择器详细内容

八选一数据选择器基于VHDL语言编写 八选一数据选择器基于VHDL语言编写

8线-3线编码器 优先编码器+八选一数据选择器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yxbm_83(y,eo,gs,i,ei); input [7:0] i; //8位输入i input ei; //使能输入端ei output eo,gs; //使能输出端eo，优先标志端gs output[2:0] y; //3位输出y reg[2:0] y; //3位输出寄存器y reg eo,gs; //使能输出寄存器， always@(i,ei) //电平触发方式，当i跟ei有改变的时候，执行以下操作 begin if(ei==1'b1) //当ei为1的时候 begin y<=3'b111; gs<=1'b1; eo<=1'b1; end else begin if(i[7]==1'b0) //当i的第8为0时候 begin y<=3'b000; gs<=1'b0; eo<=1'b1; end else if(i[6]==1'b0) //当i的第七位为0时候 begin y<=3'b001; gs<=1'b0; eo<=1'b1; end else if(i[5]==1'b0) //当i的第6位为0时候 begin y<=3'b010; gs<=1'b0; eo<=1'b1; end else if(i[4]==1'b0) //当i的第5位为0时候 begin y<=3'b011; gs<=1'b0; eo<=1'b1; end else if(i[3]==1'b0) //当i的第4位为0时候 begin y<=3'b100; gs<=1'b0; eo<=1'b1; end else if(i[2]==1'b0) //当i的第3位为0时候 begin y<=3'b101; gs<=1'b0; eo<=1'b1; end else if(i[1]==1'b0) //当i的第2位为0时候 begin y<=3'b110; gs<=1'b0; eo<=1'b1; end

八选一数据选择器报告包括了Verilog HDL 代码，输出值，输出波形，心得体会等。