基于Xilinx FPGA的高速数据采集

本模块主要是ADC采集信号波形进行峰值检测，主要是检测单音信号或者脉冲信号中的所有峰峰值信号（对噪声大信号适用性不是很好），并记录峰值点的位置； 主要是对并行数据排序处理，本例程是处理 2Gsps adc 输入到FPGA中的8路并行数据，data_1~data_8（点顺序是data_1最先出来，依次排序，data_8是一个时钟并行数据最后点）, 同时寄存 比data_1之前一点数据 adc_data_first；寄存data_8之后晚一点数据adc_data_end；这样有助于data_1和data_8这两点边界检测；其中主要思想是抽取连续三点进行比较，检测三个点中中间位置数是否是峰值，如果是就对其保留输出，并记录此峰值位置（16位计数器，采集长度也是16位，这个是不固定可以更改）；温馨提示本例程是连续3点检测，读者也可以进行连续5点检测，检测有效会比3位更好；此例程较为简单，本例程只是参考，提供一种思路，有不足之处多多指教~

本软件可以控制Keithley6517和NI的daq卡实现高速的电信号采集，支持RS232和GPIB两种通信模式，适用于纳米发电研究，柔性电子器件测试等。

基于JESD204B的高速采集模块设计与实现,论文分享给需要的人

千兆高速采集系统的硬件电路设计 千兆高速采集系统的硬件电路设计

1 ADC08D1000的结构 ADC08D1000是NS(National Semiconductor，国家半导体)公司于2005年推出的双通道低功耗的高速8位A／D转换器，其最高单通道采样频率达1.3 GHz，全功率带宽(FPBW)为1.7 GHz，在500 MHz标准信号输入的情况下可以获得7.4位的有效采样位数。整个A／D转换器用单电源1.9 V供电，内带高质量参考源和高性能采样保持电路，每个通道均为差分输入，采样范围可选为650 mV或870 mV(峰-峰值)。在高速数／模转换系统中，有两大难点：一个是数／模转换器输出信号的完整性，另一个是输出信号的速度太高。这两个难点在ADC0

设计了一个利用高速A/D、FIFO以及ARM9实现的高速数据采集系统。通过ARM9控制高速A/D转换和FIFO的读写，并采用大容量的板载数据存储器，可以实现较长时间的连续采集。设计了网络接口和USB接口实现数据的保存和传输，并设计了GPS授时模块接口以实现多个站点的同时数据采集。

该文档对市面上的高速采集和高速回放进行了比较全面的总结分析和比对，对高速ADC和DAC常用的LVDS和jesd204协议以及功能指标（分辨率、采样率、有效位数、SFDR等）进行了说明，模拟前端的DC耦合和AC耦合进行了分析，并对高速电路的布局布线进行了说明。

100MHz高速信号采集板原理图。包含电源设计、千兆网口设计、AD电路设计等

行业分类-物理装置-高速采集型无线转速测试模块及其测速方法.zip