数字电路逻辑设计课后习题集（高等教育出版社）

1-1 将下列二进制数转换成等值的十进制数和十六进制数。 （1）（1101010.01）2 ； （2）（111010100.011）2 ； （3）（11.0101）2 ； （4）（0.00110101）2 ； 解：二进制数按位权展开求和可得等值的十进制数；利用进制为2k数之间的特点可以直接将二进制数转换为等值的十六进制数。 （1）（1101010.01）2＝1×26＋1×25＋1×23＋1×21＋1×2－2 ＝（106.25）10＝（6A.4）16 （2）（111010100.011）2＝1×28＋1×27＋1×26＋1×24＋1×22＋1×2－2＋ 1×2－3＝（468.375）10＝（1D4.6）16 （3）（11.0101）2＝1×21＋1×20＋1×2－2＋1×2－4 ＝（3.3125）10＝（3.5）16 （4）（0.00110101）2＝1×2－3＋1×2－4＋1×2－6＋1×2－8 ＝（0.20703125）10＝（0.35）16

matlab的egde源代码机器学习 存储库包含我在MATLAB和PYTHON中实现的机器学习算法 使用的Alogrithm是： 决策树和随机森林分类器 朴素贝叶斯分类器 高斯朴素贝叶斯Calssifier 高斯混合的EM算法 神经网络 奇异值分解 主成分分析 将数据拟合到一维高斯 使数据适合2D高斯 K最近的邻居 线性回归 逻辑回归 K均值聚类 价值迭代法 动态时间规整 误差函数和正则化

应急安全是近年来国家高度重视的战略性建设领域，消防是其核心组成部分之一。灭火器（装置）是极常见常用的消防设备，是发生火情时，现场唯一的最快速可获取且易操作的灭火途径。 因此，对灭火器（装置）进行完整、智能化的监测、巡检和管理，显得尤为迫切和重要

中信证券：2021金融科技-公司盈利模式和估值逻辑

行业分类-电信-一种基于可编程逻辑器件的信号转换装置.rar

cyclone4 FPGA读写8位AD转换器TLC549实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为EP4CE6E22C8,可以做为你的学习设计参考。 ( clk, //系统50MHZ时钟 adc_sclk, //AD TLC549的时钟 data, //AD TLC549的数据口 cs, //AD TLC549的片选择 wei, //数码管的为选择 duan //数码管的7段码 ); input clk; input data; output cs; output adc_sclk; output[7:0] duan; output[3:0] wei; reg cs,adc_sclk,clk1k,clk1ms; reg[15:0] count; reg[24:0] count1ms; reg[3:0] cnt; reg[2:0] number; reg[1:0] state; reg[3:0] wei; reg ledcs; reg [7:0] duan; reg[7:0] dataout; reg[16:0] tenvalue; parameter sample=2'b00, display=2'b01; /**********产生100k的采集时钟信号*********/ always@(posedge clk) begin if(count<=250) count<=count+1'b1; else begin count<=0; adc_sclk25'd25000) begin clk1ms<=~clk1ms; count1ms<=0; end else count1ms<=count1ms+1; end /*********AD采样程序**************/ always@(negedge adc_sclk) begin case(state) sample: begin cs<=0; dataout[7:0]4'd7) begin cnt<=0; state<=display; end else begin cnt<=cnt+1; state<=sample; end end display: begin cs<=1;//关AD片选 tenvalue>4)&8'b0000_1111)*16+ tendata(dataout&8'b0000_1111))*129;// //得到采集的数据 state<=sample; end default: state<=display; endcase end /***********2进制转十进制函数*************/ function[7:0] tendata;//返回一个4位的数字 input[7:0] datain; begin case(datain) 4'b00000000: tendata=4'd0;//0 4'b00000001: te

KEY_4x4扫描键盘FPGAVerilog逻辑源码Quartus工程文件，FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module KEY_4x4 ( input sys_clk, //50MHZ input sys_rst_n , input [3:0] key_row , //�� //output wire [3:0] key_col , //�� output reg [3:0] key_col , //�� output wire [7:0] LED , //��ʾ��ֵ output reg [3:0] key_value //��ֵ ); reg [5:0] count;//delay_20ms reg [2:0] state; //״̬��־ reg key_flag; //������־λ reg clk_500khz; //500KHZʱ���ź� reg [3:0] key_col_reg; //�Ĵ�ɨ����ֵ reg [3:0] key_row_reg; //�Ĵ�ɨ����ֵ always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin clk_500khz <= 0 ; count= 50 ) begin clk_500khz <= ~clk_500khz ; count<=0; end else count <= count + 1; end end always @(posedge clk_500khz or negedge sys_rst_n) if(!sys_rst_n) begin key_col<=4'b0000; state<=0; end else begin case (state) 0: begin key_col[3:0]<=4'b0000; key_flag<=1'b0; if(key_row[3:0]!=4'b1111) begin //�м����£�ɨ����һ�� state<=1; key_col[3:0]<=4'b1110; end else state<=0; end 1: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ�һ�� state<=5; else begin state<=2; key_col[3:0]<=4'b1101; //ɨ���ڶ��� end end 2: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵڶ��� state<=5; else begin //ɨ�������� state<=3; key_col[3:0]<=4'b1011; end end 3: begin if(key_row[3:0]!=4'b1111) //�ж��Ƿ��ǵ���һ�� state<=5; else begin state<=4; key_col[3:0]<=4'b0111; end //ɨ�������� end 4: begin if (key_row

数字逻辑与处理器大作业，通过汇编实现文件读入，快速排序，再写到文件中

这是基于数字逻辑这一门课程所做的课设，通过Quartus中的VHDL语言和生成元件这一功能完成的。主要实现了模拟现实中羽毛球运动项目，可以下载到实验箱上进行操作，在实验箱上使用模式五，通过控制不同的按键来控制击球接球，当某方获胜两局后还会播放音乐。本资源还附上了底层电路芯片连接，音乐模块可自行更改音乐，注释中每个语句的功能解释的很详细，但是下载本资源的还是要有一定的VHDL语言基础的。