16位可逆加减计数器设计，某知名984.5的FPGA课程大作业，quartus II + modelsim 仿真

1)具有显示24S计时功能 2)设置外部操作开关，控制计数器的直接清零，启动和暂停/连续功能 3)在直接清零时，要求数码显示器灭灯 4)计时器为24S递减计时，计时间隔为1S 5)计时器递减计时到零时，数码显示器不能灭灯，同时发出光电报警信号 整个电路的设计借助于Multisim仿真软件和数字逻辑电路相关理论知识，并Multisim下设计和进行仿真，得到了预期的结果。

FPGA实验报告2019需要的可以自取

一、实验目的 检验数字电子技术设计及调试能力； 实验一：用555定时器设计一个1Hz左右的脉冲源作为时钟信号 该实验主要是需要确定需要产生的波形的周期（频率），通过公式的计算确定R1、R2以及电容C1的大小。 实验二：用74HC161及必要的门电路设计一个六十进制的计数器。 电路设计： 十进制计数器（个位）电路：计数器应从0000状态开始计数，当第十个CP脉冲出现时，即1010状态出现时应立即返回到0000状态。 由实验一可知，谐振动器利用深度正反馈，通过阻容耦合使两个电子器件交替导通与截止，从而自激产生方波输出的振荡器。常用作方波发生器。多谐振荡器是一种能产生矩形波的自激振荡器，也称矩形波发生器。多谐振荡器没有稳态，只有两个暂稳态。在工作时，电路的状态在这两个暂稳态之间自动地交替变换，由此产生矩形波脉冲信号，常用作脉冲信号源及时序电路中的时钟信号。 由实验二可知，通过级联的方式可以将简单的十六进制计数器改造为60进制计数器。

60进制的数电制作方法，及一系列注意事项

利用单片机定时器/计数器设计一个秒表，由 P0 口连接 LED 灯，采用 BCD 码显示，发光二极管亮表示 1，暗则表示 0，计满 100s 后从头开始，依次循环。利用一只按键控制秒表的启、停。请在 Proteus 中画出电路原理图，并编写程序仿真实现上述功能。

山东大学FPGA实验参考与报告 实验三时序逻辑电路计数器设计

使用 D 触发器的 7 位计数器设计

为简化自启动任意进制同步计数器的设计过程,探讨了用逻辑函数修改技术设计基于JK触发器的能自启动的任意进制同步计数器的设计方法。即在由JK触发器构成的同步二进制计数器的基础上,通过修改部分触发器的激励函数方程改变计数器状态转换的顺序实现N进制计数。给出了触发器激励函数修改的原则和修改函数的确定方法,并分析了N进制计数器的自启动功能。该方法具有方便、快捷的特点和较强的实用意义。

频率器设计方案，里面有关于频率计数器的设计~~过去下载的，找得挺辛苦的