这是我们计算机专业的硬件综合设计课程设计，希望对大家有所帮助哦~祝愿大家都可以有一个好的成绩好未来~

说明 本发布包用于整理硬综需要用到的所有资料，防止有资料漏发的情况。持续更新。 目录说明 硬综要求：包含硬综任务书、评分标准和报告模板。 doc：用于存放硬综涉及到的参考文档和PPT。（内含必读文档列表） ref_code：用于存放参考代码。 test：包含功能测试和性能测试的目录。 ext：存放硬综扩展要求内容，目前只包含tlb测试内容。 更新记录 2020/12/23 删除原本的soc_sram_func_n4ddr.tar(有错误)。添加完整移植的功能测试和性能测试(test/n4ddr/*)。 添加score.xls文件 2020/12/28 添加2020硬综讲解ppt 添加体系结构cache实验指导书 添加吕学长axi参考代码，见ref_code/axi_interface_lv.zip 2020/12/30 添加lab4工程 2020/12/31 更新doc/ppt/2020/

哈工程的学弟学妹们，如果有需要的可以下载下来，作为这个课程的参考。哈尔滨工程大学计算机硬件综合课程设计实验报告包含了详细的每一个小实验的实验报告，以及最后上交的大实验的实验报告，实验报告均详细完整，并且有对应的实验内容截图。

华南农业大学硬件综合实习设计，在文件夹：硬件综合设计\CPU实验5级流水无cache参考代码\cpu--Cyclone EP1C12Q240C8。

合肥工业大学宣城校区2020年《系统硬件综合设计》的报告与项目源代码（含测试数据）。Verilog实现，ModelSim SE 2019.2开发，支持全冒险处理机制的MIPS五段流水CPU，可以跑MIPS-C3的所有50条指令。 https://github.com/25thengineer/HFUT_2020_MIPS_CPU

本文主要包括引言，系统所用到的技术，电子琴的设计，系统仿真，结束语，致谢，参考文献，以及附录（源代码）。

电脑硬件综合测试工具.rar

神经元 深度神经网络的完全可定制的硬件综合编译器 版权所有2017，高前田山崎新也及其贡献者 执照 Apache许可2.0（ ） 什么是NNgen？ NNgen是开源的编译器，用于为深度神经网络综合模型专用的硬件加速器。 NNgen根据输入模型定义生成Verilog HDL源代码和DNN加速器的IP内核包（IP-XACT）。 生成的硬件包罗万象，包括处理引擎，片上存储器，片上网络，DMA控制器和控制电路。 因此，开始处理后，生成的硬件不需要外部电路或CPU进行任何其他控制。 NNgen的后端使用Veriloggen，这是Python中的开源混合范例高级综合编译器。 因此，您可以为新的DNN算法和应用程序自定义NNgen。 为NNgen贡献 NNgen项目始终在欢迎问题，错误报告，功能建议和请求请求。 社区管理员 作为该项目的经理，社区经理负责社区管理，并促进软件开发和推广。 提交者 提交者是被授予对项目的写访问权的个人。 为了做出贡献者，需要社区经理的批准。 贡献领域可以采用各种形式，包括代码贡献和代码审查，文档，教育和推广。 提交者对于高质量，健康的项目至关重要。 社区积极寻

合肥工业大学系统硬件综合设计-单周期cpu的设计与烧录。用verilog实现，有仿真文件，以及详细的报告说明。其中有写到怎么实现FPGA开发板烧录。课设最终得分优

1. 设计并实现一个多周期流水 MIPS32 CPU； 2、五段流水、可以处理冲突； 3、实现 MIPS 指令集的三种类型的指令若干条； 4、使用 modelsim-verilog 仿真测试