浮点数 乘法器带绝对值运算 verilog语言编写 可直接调用
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基于 FPGA的单精度浮点数乘法器设计
2022-10-16 18:05:10 616KB 单精度浮点数 FPGA
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针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Lookahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。
2021-09-15 15:00:46 792KB 浮点乘法器
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使用FPGA内部硬件资源实现浮点数乘法运算
2021-08-22 17:17:10 2KB FPGA 浮点数乘法
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IEEE754浮点数乘法设计,针对IEEE754标准,使用C语言对IEEE754浮点数表示和乘法计算过程进行了还原,编译器和IDE分别为GC++和DEV c++。
2021-04-24 15:26:58 273KB IEEE754 浮点数乘法
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使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器,并使用Modelsim进行仿真。
2021-02-24 17:02:30 5.89MB verilog fpga IEEE754 浮点数乘法器
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浮点数乘法器,verilog,可直接综合
2020-01-04 03:15:32 3KB 浮点数乘法器 verilog FPGA
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VHDL 32bit单精度浮点数乘法 , IEEE754浮点数标准!
2019-12-21 22:14:04 3.43MB VHDL 32bit单精度浮点数乘法
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