差分时钟信号输出 wire CLK, clk_tmp; ODDR2 #( .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1" .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1 .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset ) ODDR2_20M ( .Q(clk_tmp), // 1-bit DDR output data .C0(CLK), // 1-bit clock input .C1(~CLK), // 1-bit clock input .CE(1'b1), // 1-bit clock enable input .D0(1'b1), // 1-bit data input (associated with C0) .D1(1'b0), // 1-bit data input (associated with C1) .R(1'b0), // 1-bit reset input .S(1'b0) // 1-bit set input );

本资源是RH850/F1L中时钟频率输出的驱动样例。 RH850/F1L是Renesas/瑞萨的一款汽车级的32bit芯片/MCU，其内部有一个时钟频率输出功能，可将MainOSC/HS IntOSC/LS IntOSC/SubOSC/CPLLCLK2/PPLLCLK4各个时钟的频率在带有CSCXFOUT这种复用功能的引脚上输出，且支持按需进行分频，得到更多预设的频率。既能外用为时钟源，也便于进行时钟测试。该例程是实现在引脚P10_0/CSCXFOUT上输出HS IntOSC/内部高速时钟信号。 适用于使用RH850/F1L芯片进行软件开发的工程师或者单片机学习的人员。