设计一个篮球比赛用24秒计时器，要求计时器具有以下基本功能： 1， 计时采用倒计时方式，计时精度为十分之一秒； 2， 用三位数码管显示计时时间； 3， 可用开关（或按钮）实现计时器的24秒倒计时的起动、暂停/恢复计时和清零控制； 提示：所需要的0.1秒计数脉冲信号可由1KHz标准时钟信号分频产生。 有Multisim仿真文件及电路操作方法

1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。 2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。 3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。 4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 （1）always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。 （

数字电路基础之时序逻辑电路讲义来自中国科学技术大学

山东大学FPGA实验参考与报告 实验三时序逻辑电路计数器设计

电工电子技术基础

数码管、按键、开关的管脚和控制方式等信息请参考本文件“5.1 实验3.2 相关说明”以及“EGo1用户手册.pdf和EGO1电路原理图.pdf”4、实验3.2系

内容：本内容为20级线上数电实验五（秒表初步(Moore型时序逻辑电路））的实验报告（.docx文件） 作者：江南大学物联网工程学院20级学生。 本文件仅作为参考，如有错误希望各位同学能够指出。文件仅作参考，还需多动手多实践。

（3）状态化简。 观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图: （2）根据题意可画出原始状态图：

数字逻辑电路 《时序逻辑电路分析实例》.doc 学习资料 复习资料 教学资源