该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程,在不同的时钟域进行fifo数据读写,并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4,并在modelsim10.6上仿真成功。工程中附有testbench。
2021-10-24 22:25:14 318KB 异步FIFO 跨时钟域 fpga基础 数字ic面试
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找数字IC工作必刷题,华为、海康、紫光展锐、全志、中兴等公司
2021-03-31 09:09:33 48KB 数字IC面试 找工作 数字大厂
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数字IC面试笔试试题,适合本硕数字IC方向毕业人使用。
2021-03-05 09:09:52 2.97MB 数字IC 集成电路 笔试面试
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