鉴频鉴相器是电荷泵锁相环的关键模块。死区表征鉴频鉴相器对两个输入信号最小相位差的鉴别能力，会使锁相环的杂散特性恶化，是鉴频鉴相器主要的设计考虑之一。基于TSMC 0.18 μm RF CMOS工艺，设计了一款具有新型延时单元的无死区鉴频鉴相器。该延时单元基于传输门及反相器设计，利用3位数字控制，实现8种不同的复位延时，可灵活配置，有效消除死区。其具备占用面积小、结构简单、易扩展和易移植等特点。仿真结果表明，设计的鉴频鉴相器具备消除死区的能力，能够应用于锁相环电路。
2023-05-18 15:10:11
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给出了一个符合DVI1.0规范的基于FPGA的视频接收器的实现方法,该方法利用FPGA内置的PLL和IODELAY模块实现时钟恢复和相位调整,可节约数字时钟管理模块(DCM)； 利用FPGA内置的ISERDES和DDR实现串/并转换，并用逻辑来实现字对齐，利用FIFO来实现通道对齐;最后经过解码，输出视频信号。
2022-08-22 23:05:51
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