STM32F407单片机读写AM2302温湿度传感器DEMO实验软件例程源码，可以做为你的学习设计参考，
int main(void)
{
char str[50];
uint32_t lcdid;
/* 复位所有外设，初始化Flash接口和系统滴答定时器 */
HAL_Init();
/* 配置系统时钟 */
SystemClock_Config();
/* 初始化串口并配置串口中断优先级 */
MX_DEBUG_USART_Init();
/* 模块初始化 */
AM2302_Init();
/* 初始化3.5寸TFT液晶模组，一般优先于调试串口初始化 */
lcdid=BSP_LCD_Init();
/* 调用格式化输出函数打印输出数据 */
printf("LCD ID=0x%08X\n",lcdid);
LCD_Clear(0,0,LCD_DEFAULT_WIDTH,LCD_DEFAULT_HEIGTH,BLACK);
HAL_Delay(1000);
/* 开背光 */
LCD_BK_ON();
LCD_DispString_EN_CH(70,50,(uint8_t *)"YS-F4Pro开发板",BLACK,BLUE,USB_FONT_24);
/* 无限循环 */
while (1)
{
/*调用AM2302_Read_TempAndHumidity读取温湿度，若成功则输出该信息*/
if(AM2302_Read_TempAndHumidity(&AM2302_Data)==SUCCESS)
{
sprintf(str,"湿度为 %.1f％RH",AM2302_Data.humidity);
LCD_DispString_EN_CH(70,150,(uint8_t *)str,BLACK,YELLOW,USB_FONT_24);
printf("%s\n",str);
sprintf(str,"温度为 %.1f℃",AM2302_Data.temperature);
LCD_DispString_EN_CH(70,180,(uint8_t *)str,BLACK,YELLOW,USB_FONT_24);
printf("%s\n",str);
printf("读取AM2302成功!-->湿度为%.1f ％RH ，温度为 %.1f℃ \n",AM2302_Data.humidity,AM2302_Data.temperature);
}
else
{
printf("读取AM2302信息失败\n");
LCD_DispString_CH(50,150,(uint8_t *)"读取AM2302信息失败",BLACK,MAGENTA,USB_FONT_24);
}
HAL_Delay(1000);
}
}
2022-01-16 14:04:13
6.81MB
LCD12864显示英文字符实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
//本实验是用LCD12864显示英文。（LCD带字库）
module lcd (clk, rs, rw, en,dat);
input clk;
output [7:0] dat;
output rs,rw,en;
//tri en;
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [5:0] current,next;
reg clkr;
reg [1:0] cnt;
parameter set0=6'h0;
parameter set1=6'h1;
parameter set2=6'h2;
parameter set3=6'h3;
parameter set4=6'h4;
parameter set5=6'h5;
parameter set6=6'h6;
parameter dat0=6'h7;
parameter dat1=6'h8;
parameter dat2=6'h9;
parameter dat3=6'hA;
parameter dat4=6'hB;
parameter dat5=6'hC;
parameter dat6=6'hD;
parameter dat7=6'hE;
parameter dat8=6'hF;
parameter dat9=6'h10;
parameter dat10=6'h12;
parameter dat11=6'h13;
parameter dat12=6'h14;
parameter dat13=6'h15;
parameter dat14=6'h16;
parameter dat15=6'h17;
parameter dat16=6'h18;
parameter dat17=6'h19;
parameter dat18=6'h1A;
parameter dat19=6'h1B;
parameter dat20=6'h1C;
parameter dat21=6'h1D;
parameter dat22=6'h1E;
parameter dat23=6'h1F;
parameter dat24=6'h20;
parameter dat25=6'h21;
parameter dat26=6'h22;
parameter nul=6'hF1;
always @(posedge clk)
begin
counter=counter+1;
if(counter==16'h000f)
clkr=~clkr;
end
always @(posedge clkr)
begin
current=next;
case(current)
set0: begin rs<=0; dat<=8'h30; next<=set1; end
set1: begin rs<=0; dat<=8'h0c; next<=set2; end
set2: begin rs<=0; dat<=8'h6; next<=set3; end
set3: begin rs<=0; dat<=8'h1; next<=dat0; end
dat0: begin rs<=1; dat<="L"; next<=dat1; end //显示第一行
dat1: begin rs<=1; dat<="y"; next<=dat2; end
dat2: begin rs<=1; dat<="c"; next<=dat3; end
dat3: begin rs<=1; dat<=" ";next<=dat4; end
dat4: begin rs<=1; dat<="F"; next<=dat5; end
dat5: begin rs<=1; dat<="r"; next<=dat6; end
dat6: begin rs<=1; dat<="e"; next<=dat7; end
dat7: begin rs<=1; dat<
2021-12-02 18:02:48
4.95MB
8段数码管静态显示实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码
module sled(seg,dig,clock,);
input clock;
output [7:0] seg; //数码管段码输出
output [3:0] dig; //数码管位码输出
reg [7:0] seg; //数码管段码输出寄存器
reg [3:0] dig; //数码管位码输出寄存器
reg [3:0] disp_dat; //显示数据寄存器
reg [36:0] count; //定义计数寄存器
always @ (posedge clock )
begin
count = count + 1'b1;
dig= 8'b00000000;//
end
always @ (count[24])
begin
disp_dat = {count[28:25]};
end
always @ (disp_dat)
begin case (disp_dat)
4'h0 : seg = 8'hc0; //显示"0"
4'h1 : seg = 8'hf9; //显示"1"
4'h2 : seg = 8'ha4; //显示"2"
4'h3 : seg = 8'hb0; //显示"3"
4'h4 : seg = 8'h99; //显示"4"
4'h5 : seg = 8'h92; //显示"5"
4'h6 : seg = 8'h82; //显示"6"
4'h7 : seg = 8'hf8; //显示"7"
4'h8 : seg = 8'h80; //显示"8"
4'h9 : seg = 8'h90; //显示"9"
4'ha : seg = 8'h88; //显示"a"
4'hb : seg = 8'h83; //显示"b"
4'hc : seg = 8'hc6; //显示"c"
4'hd : seg = 8'ha1; //显示"d"
4'he : seg = 8'h86; //显示"e"
4'hf : seg = 8'h8e; //显示"f"
2021-12-02 17:05:02
3.03MB
verilog 程序设计实例 学习基础教程 FPGA教学实验150例程源码
2021-02-08 21:04:04
180KB