这个是我自己写的例程,调试环境是CCSv8.3 一共有三个工程文件,将文件夹复制到软件的工作文件夹里面就可以正常调试了 程序只做过仿真调试运行,模拟输入方法是读取dat文件到内存,再将内存区域的输出数组导出到dat文件里面。 程序是213卷积码的编译码器设计,三个工程文件夹一个是编码器一个是译码器,最后一个编译码的程序都有,可以整体观察编译码过程的数据变化。
2022-11-05 20:02:41 172KB DSP 卷积码编译码器 213卷积码
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毕业设计,(2,1,5)的卷积码和基于硬判决的维特比译码,在quartus平台上运行的
2022-04-03 13:36:21 10.5MB 维特比译码 卷积编码
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由于卷积码具有较好的纠错性能,因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA(Field Programmable Gate Array——现场可编程门阵列)进 行数字通信系统设计,可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101,111]的(2,1,3)卷积码为例,介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式;文献[4] 采用VerilogHDL 语言,对(2,1,7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理,使用VHDL 语言和 FPGA 芯片设计并实现了(2,1,3)卷积码编码器及其相应的Viterbi 译码器,通过仿真验
2022-03-30 14:36:42 221KB 卷积码编码器的原理
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