【计算机组成原理实验】单周期cpu的实现_源码文件,平台：vivado
single_cycle_cpu.rar
2024-06-09 18:28:44
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计组头歌实验：MIPS单周期CPU设计(24条指令)(HUST)1-4关源码
2024-06-08 12:57:07
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(2)根据 ADD 的操作确定所需器件，PC 寄存器、指令存储器（instruction
(3)根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路
2024-06-05 23:21:08
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和beq皆为1时，PC <= PC + 4 + (imm32<<2)否则，PC <= PC +43输出指令根据PC的值，取出IM中的指令GRF端口说明表3-GR
2024-05-28 10:24:56
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大二计算机组成原理作业，文件内包含了单周期CPU项目所有模块（包括顶层模块）源代码，纯手写。其中还有用来测试部分模块的仿真代码。
2023-12-26 01:50:44
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(2)根据 ADD 的操作确定所需器件，PC 寄存器、指令存储器（instruction
(3)根据指令所需用到的操作及部件的输入输出关系，可以得到如下数据通路
2023-01-09 23:14:21
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单周期CPU设计Verilog——实现R型，I型，B型共13条指令，内附代码，详细报告，答辩ppt——报告内有详细解析及每个模块验证方案及关键代码
2023-01-03 16:42:32
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用硬件描述语言（Verilog）设计单周期CPU，支持如下指令集：
{ lw，sw,addu，subu, ori, sll, srl, beq，bne }
用仿真软件Modelsim对汇编程序进行仿真测试.
1. 熟悉硬件描述语言（Verilog）和仿真软件Modelsim；
2. 用硬件描述语言（Verilog）设计程序计数器模块（PcUnit）；
3. 用硬件描述语言（Verilog）设计指令存储器模块（IM）；
4.用硬件描述语言（Verilog）设计寄存器模块（GPR）；
5.用硬件描述语言（Verilog）设计数据扩展模块（Extender）；
6. 用硬件描述语言（Verilog）设计运算器模块（Alu)；
7. 用硬件描述语言（Verilog）设计数据存储器模块（DMem）；
8. 用硬件描述语言（Verilog）设计控制器模块（Ctrl）；
9. 用硬件描述语言（Verilog）设计整机连接模块（Mips）；
10.完成上述汇编程序的仿真调试。
2022-12-29 20:19:16
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头歌-计组-MIPS单周期CPU设计(24条指令)(HUST)，免费，不需要积分
2022-12-26 19:31:13
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