该代码可以实现任意的奇数偶数分频

Verilog奇数偶数分频讲解 以及占空比为50%的奇数分频办法

VHDL实现的偶数分频，带工程文件，仿真通过

文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中parameter DIV_N = N; 中的N改为想要的分频数即可。

占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module fengping_1(clk_50M,f_2,f_4,f_8); input clk_50M; //输入时钟，50M,周期为20ns output f_2,f_4,f_8; //输出分频时钟，分别为2分频，4分频，8分频 reg f_2,f_4,f_8; //输出分频寄存器 reg[2:0] cnt; //计数寄存器 always@(posedge clk_50M) //在每个时钟的上升沿触发，执行begin_end里面的语句 begin cnt<=cnt+3'b1; //每个时钟周期计数寄存器自加一 f_2<=cnt[0]; //把计数寄存器的最低位赋予f_2，输出即使2分频 f_4<=cnt[1]; //把计数寄存器的第2位赋予f_4，输出即使4分频