研究不恢复余数法的算法基础上，阐述以可控加／减法器(CAS)为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场可编程门阵列(Field．ProgrammableGateArray，简称FPGA)的除法器的硬件实现方法．

定点原码一位除法器（余数恢复法）的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小则商上0，并在余数最低位补0，再用余数和右移一位的除数比，若够除则商上1，否则商上0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。 右移除数可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。上商0还是1用做减法判断结果的符号为负还是为正来确定。当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数后再将其左移一位。若差为0或正值时，则不用恢复余数，上商1，余数左移一位。

不恢复余数法（加减交替法）除法器 不恢复余数法（加减交替法）除法器

利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。

C语言编程实现不恢复余数原码除法器，输入数据为二进制原码，利用不恢复余数的方法，计算除数