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[{"title":"（ 4 个子文件 4KB ） 串口接收多字节 Verilog程序","children":[{"title":"串口接收多字节","children":[{"title":"rs_clk_gen.v <span style='color:#111;'> 1.52KB </span>","children":null,"spread":false},{"title":"rs_top.v <span style='color:#111;'> 1.06KB </span>","children":null,"spread":false},{"title":"rs_receive.v <span style='color:#111;'> 4.81KB </span>","children":null,"spread":false},{"title":"串口说明.txt <span style='color:#111;'> 1.08KB </span>","children":null,"spread":false}],"spread":true}],"spread":true}]
评论信息
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jindizhiwa :不是我想要的不定长数据帧的接收，和网上看到的大多数资料类似2021-03-30 -
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clly51111 :我觉得这个代码有错误，接收时序有误， always @(posedge clk or negedge rst) begin if(!rst) num&l2019-06-21
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xitaiyulun :不错，可以使用的2019-02-26
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gaoyuan1143942969 :我先试试再评论2018-07-04
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luhukong3128 :程序是乱码 打不开2018-05-28
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